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同步复位和异步复位的比较

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一、特点:
C$m&/ q(`%z qGuest   同步复位:顾名思义,同步复位就是指复位信号只有在时钟上升沿到来时,才能有效。否则,无法完成对系统的复位工作。用Verilog描述如下:
8^!V x Z s ` hGuest            always @ (posedge clk) begin
.BL C j a;f q eGuest                  if (!Rst_n)
F G,i z&~!aGuest                    ...EDA中国门户网站 f;l9e M r'g gG
            endEDA中国门户网站9o2_2T"F;R w
   异步复位:它是指无论时钟沿是否到来,只要复位信号有效,就对系统进行复位。用Verilog描述如下:EDA中国门户网站.V4Q Y/j L
            always @ (posedge clk,negedge Rst_n) beginEDA中国门户网站 ? u P r [ z
                   if (!Rst_n)
E$P _ H'M.W$WGuest                      ...
j k{ P e;J5}Guest            endEDA中国门户网站9K ? k1z Q h G b2K
二、各自的优缺点:
%v _ ] K1D-W;J7i8@Guest    1、总的来说,同步复位的优点大概有3条:
@ l X%}3[0b9b aGuest       a、有利于仿真器的仿真。
g3^*o!U /;M M$oGuest       b、可以使所设计的系统成为100%的同步时序电路,这便大大有利于时序分析,而且综合出来的fmax一般较高。
}0Y9H,m)~Guest       c、因为他只有在时钟有效电平到来时才有效,所以可以滤除高于时钟频率的毛刺。EDA中国门户网站 n w d U G P.w k5k
       他的缺点也有不少,主要有以下几条:
(M B2q'{ c i X&C R FGuest       a、复位信号的有效时长必须大于时钟周期,才能真正被系统识别并完成复位任务。同时还要考虑,诸如:clk skew,组合逻辑路径延时,复位延时等因素。
V s3t z$e r ^Guest       b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口,所以,倘若采用同步复位的话,综合器就会在寄存器的数据输入端口插入组合逻辑,这样就会耗费较多的逻辑资源。EDA中国门户网站 d5g$@ { U4Q R
    2、对于异步复位来说,他的优点也有三条,都是相对应的:EDA中国门户网站4y&z y9p t {:}(m(t z
       a、大多数目标器件库的dff都有异步复位端口,因此采用异步复位可以节省资源。
u K Q%o1M A5s6[ H }Guest       b、设计相对简单。
w!X,s p n9A0^5T ] GGuest       c、异步复位信号识别方便,而且可以很方便的使用FPGA的全局复位端口GSR。
e'X O3a a L WGuest       缺点:EDA中国门户网站 _ V#X V O W O
       a、在复位信号释放(release)的时候容易出现问题。具体就是说:倘若复位释放时恰恰在时钟有效沿附近,就很容易使寄存器输出出现亚稳态,从而导致亚稳态。EDA中国门户网站%N!Q d2Z ] } WK D-J
       b、复位信号容易受到毛刺的影响。EDA中国门户网站 s,sG U Q(a"[:C m#A a e
三、总结:EDA中国门户网站#e [ M'rs*z s
    所以说,一般都推荐使用异步复位,同步释放的方式,而且复位信号低电平有效。这样就可以两全其美了。 
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