VHDL语言
Myonlyworld
喜欢交朋友,奋斗是我的追求
展开
-
VHDL语言(language)学习
VHDL语言的一般特点(1)VHDL语言由保留关键字组成(2)一般,VHDL语言对大小写字母不敏感,但是‘ ’ “ ”等括起来的字符除外(3)每条VHDL语句由一个分号结束(4)VHDL语言对空格不敏感,增加可读性(5)在--之后的是VHDL语言的注释部分VHDL常见的有三种描述方式1.行为描述2.数据流描述(寄存器传输RTL)3..结构化描述原创 2013-11-23 16:01:07 · 1469 阅读 · 0 评论 -
VHDL中变量(variable)和信号(signal)的区别
signal是指电子电路内部硬件连接的抽象,在综合过程中是硬件电路的线路,变量一般是进程中局部数据存储单元信号定义在结构体,实体,程序包中,变量定义在原创 2013-11-26 13:43:13 · 8635 阅读 · 0 评论 -
VHDL语言中CASE语句使用注意
CASE语句根据满足的条件直接选择多项顺序语句中的一项执行,常用来描述总线,编码,译码等线路CASE语句结构为: CASE 表达式 IS WHEN 条件选择值=>顺序语句WHEN 条件选择值=>顺序语句...WHEN 条件选择值=>顺序语句END CASE ;CASE语句使用注意:(1)分支条件的值必须在表达式的取值范围内;(2)两个分支条件不能重叠原创 2013-11-26 14:40:39 · 26019 阅读 · 1 评论 -
VHDL并行信号赋值语句
VHDL的并行信号赋值语句包括三种:(1)简单并行信号赋值;(2)条件信号赋值;(3)选择信号 语句赋值共同特点:1、赋值目标必须是信号,与其他并行语句同时执行,与书写顺序及是否在块语句中无关 2、每一信号赋值语句等效于一个进程语句,所有输入信号的变化都将启动该并行语句一、简单信号赋值语句 即:信号architecture max_min of var is begi原创 2013-11-27 14:59:13 · 10651 阅读 · 0 评论 -
VHDL描述状态机
状态机是一种描述或处理数字控制系统的方法。一般将数字控制系统看做是一个系统黑箱,当有来自环境的输入刺激时,不但会改变系统现状,同时黑箱还会输出反应,改变后的系统状态称为次态。这个系统可能是一台机器设备或一个电路,用来表示其内部详细动作的方式,称为状态机。 通常,状态机是控制单元的主题,他接收外部信号,以及数据单元产生的状态信息,产生控制信号序列。状态机设计的关键是如何把一个时序逻辑关系抽象原创 2014-03-18 14:12:32 · 3654 阅读 · 0 评论