[DRAM Test]LPDDR5 PCB的布线注意事项--01

 我们知道想要做好一个LPDDR颗粒，需要考虑的是因素有很多例如，电源完整性，信号完整性，层叠的设计，布局的摆放，布线的合理规划，去耦电容的摆放等等，如下图所示：

之前小编做的项目上都是用的LPDDR4比较多，现在由于更新了SOC了，LPDDR4也改为LPDDR5了，下面是两个的一些区别项：

 

LPDDR5的设计规范如下所示：

1，Clock Signal Group:

DDR[7:0]_CK_CHA, DDR[7:0]_CK_BAR_A ,

DDR[7:0]_CK_CHB, DDR[7:0]_CK_BAR_B，

Notes:

• 100-ohm differential trace impedance. (100欧姆的差分阻抗控制)

• + / - 5 mils differential pair skew .（差分线对内的误差+-5MIL,而且是不能在差分线段上去绕线的，只有在两端补偿的。）

•布线的时候允许的通孔的总的VIA数目一般是两个。(SOC和DDR颗粒那边各自只能打孔一次。)

• Maximum length (PCB + package) should not exceed 1500 mils.（最大长度（PCB+封装）不应超过1500MIL，这个可以在前期走线的时候把走线的长度规则加上，走线总线的长度规则是不能加在total etch length这个规则上的，至于该怎么添加之前的文章中也有提及的，这边就不再赘述了，还有一点就是在绕线之前记得先把单板的层叠设置好，接