Verilog专题（三十八）根据波形写电路（十道题）

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题目一

 

module top_module (    input a,    input b,    output q );//​    assign q = 0; // Fix me​endmodule

我的设计（一）

module top_module (    input a,    input b,    output q );//​    assign q = a&b; ​endmodule

 

 

题目二

 

module top_module (    input a,    input b,    input c,    input d,    output q );//​    assign q = 0; // Fix me​endmodule​

我的设计（二）

module top_module (    input a,    input b,    input c,    input d,    output q );//​     assign q = ~(a^b^c^d);​endmodule​

 

 

题目三

 

 

module top_module (    input a,    input b,    input c,    inp