【梳理】数字设计基础与应用 第2章 组合逻辑电路的分析与设计 2.2 常用的MSI组合逻辑模块（多图）

教材：数字设计基础与应用 第二版 邓元庆 关宇 贾鹏 石会 编著 清华大学出版社
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2.2 常用的MSI组合逻辑模块

1、一些常用的组合逻辑电路模块具有特定的逻辑功能，构成这些模块通常需要数十个逻辑门，因此被称为MSI（中等规模集成电路）模块。这些功能模块是实现更大规模数字系统的单元电路。

2、加法器：实现两个二进制数加法运算的电路。加法器按功能分类：
１.一位加法器：①半加器；②全加器。
２.多位加法器：①串行进位；②并行进位。
３.BCD加法器（十进制）
加法器分为无符号加法器和带符号加法器。

3、不考虑低位进位的实现两个1位二进制数相加的电路称为半加器。它有两个输入端A、B和两个输出端C、S。S是和输出（sum），C是进位输出（carry）。S和C组成相加结果0~2。HA是Half adder的缩写。
由真值表得：半加器的两个输出函数的表达式为C = AB，S = A⊕B，且用一个与门和一个异或门就可以实现半加器。

4、考虑低位进位的实现两个1位二进制数相加的电路称为全加器。它有三个输入端Ai、Bi、Ci和两个输出端Ci+1、Si。Ai、Bi是两个参与加运算的二进制位，Ci是相邻的低位加法器送来的进位，Si是本位的和输出，Ci+1是向高位的进位输出。与全加器的真值表对应的一种函数表达式为：Si = Ai + Bi + Ci，Ci+1 = AiBi + AiCi + BiCi。CI和CO分别是进位输入和进位输出的定性符，FA是Full adder的缩写。

5、串行进位加法器：将n个一位全加器串行级联，得到两个n位二进制数的加法电路。电路的优点是电路简单、连接方便。但由于最高位的运算必须等到所有低位运算依次结束，送来进位信号之后才能进行，所以缺点是时延较大，电路的工作速度较慢。Ai和Bi代表参与加运算的A和B的第i个二进制位。

6、超前进位并行加法器的设计思想是：进位信号Ci+1与和数信号Si同时产生，不必逐级传送进位信号， 从而提高运算速度。


设4位超前进位全加器的两个二进制数为：

则4位超前进位全加器的布尔表达式为：

设
Gi为进位生成项（因为这一项是由参与运算的两个加数的第i位相加而得的，可能需要向高位进位），Pi为进位传递项（传递低位的进位），即有

（C0是向最低位进位的信号，其值为0）
C4的表达式说明，最低位的进位C0可以直接传送到最高位C4上，Si和信号和Ci+1进位信号是同时产生的，不必逐级传送，所以大大加快了运算速度。74LS283四位超前进位加法器，利用此原理实现的。

（74283逻辑图）
现代计算机中，一般把32位或64位加法运算直接用一个全加器实现，大大提升了运算速率。
在计算机中，二进制数的加、减、乘、除等算术运算都是化作加法进行的，计算机的运算速度的评估指标之一也是每秒完成加法运算的次数。因此加法器是数字电路中非常重要的逻辑电路，多位二进制加法器还能实现BCD码的加、代码转换、 数码比较、奇偶校验等功能。

7、数值比较器（magnitude comparator）简称比较器，用于比较两个数的大小，并给出>、=、<三种结果。只能比较2个1位二进制数的比较器称为半比较器。2个多位二进制数比较的方法是从高位开始逐位比较，若高位不同，则直接给出结果；否则结果由低位比较决定。各个位都相等则两个数相等。除了最低位是半比较器，其它各位数的比较都应该采用全比较器。全比较器也是1位二进制数的比较器，但比较的2个位相等时，全比较器的比较结果由低位送来的结果决定。多个全比较器级联就可以构成多位二进制数的比较器。


这是4位二进制数比较器7485及其功能表。可以看出，高位相等时，比较结果由低位决定。当比较本级比较器负责的位就比较出不同的位的时候，比较更低位的比较器的结果不起作用。当本级比较器的每一位都相等，再根据更低位的结果来得到最终的比较结果。光是4位比较器就有11个输入端，列出完整的真值表（共2048行数据）是不经济的，所以这里用功能表代替。功能表的最后两行的级联输入和输出没有对应的物理意义。


这两个示例分别是7485的串行和并行级