PLL altera cyclone平台参数化调用pll核
The PLL cores support the following features:
• All PLL features provided by Altera's ALTPLL megafunction. The exact feature set depends on the
device family.
• Access to status and control signals via Avalon Memory-Mapped (Avalon-MM) registers or top-level
signals on the SOPC Builder system module.
• Dynamic phase reconfiguration in Stratix III and Stratix IV device families.
The PLL output clocks are made available in two ways:
• As sources to system-wide clocks in your SOPC Builder system.
•
MCP3425 ADC配置和数据读取源码FPGA/VHDL
MCP3425是采用小型SOT-23-6封装的单通道低噪声、
高精度、差分输入 ΔΣ A/D 转换器，分辨率最高 16 位。
片内精密 2.048V 参考电压使得差分输入电压范围为
±2.048V（Δ 电压 = 4.096V）。器件可使用 2 线 I
2C 兼容串行接口，并采用 2.7V 至 5.5V 的单电源供电。
用户通过2线I2C串行接口对可控制的配置位进行设置，
从而 MCP3425 器件可按每秒 15、 60 或 240 次采样
（samples per second， SPS）的速率执行转换。此器
件具有片内可编程增益放大器 （PGA），用户可在模数
转换开始之前，选择 PGA 增益为 x1、x2、x4 或 x8。这
允许 MCP3425 器件以较高的分辨率转换较小的输入信
号。该器件有两种转换模式：(a) 连续转换模式和 (b) 单
次转换模式。在单次转换模式下，器件在一次转换之后
自动进入低电流待机模式，这样可以显著降低空闲期间
的电流消耗。
MCP3425 器件可用于各种要求设计简单、低功耗和小
体积的高精度模数数据转换应用中。
ddr2 读写模块verilog
ddr2 读写模块verilog，基于Qys，LPDDR2 SDRAM Controller、Avalon-MM Pipeline Bridge slave接口
红外图像的高斯滤波模块verilog
红外图像的高斯滤波，分辨率320*240，行像素增加到400，altera cyclone平台可用
数值图像处理中，高斯滤波主要可以使用两种方法实现。一种是离散化窗口滑窗卷积，另一种方法是通过傅里叶变化。最常见的就是滑窗实现，只有当离散化的窗口非常大，用滑窗计算量非常大的情况下，可能会考虑基于傅里叶变化的实现方法。所以本文将主要介绍滑窗实现的卷积。
离散化窗口划船卷积时主要利用的是高斯核，高斯核的大小为奇数，因为高斯卷积会在其覆盖区域的中心输出结果。常用的高斯模板形式：
1 2 1
1/16 * 2 4 2
1 2 1
PICO640红外探测器配置模块verilog
PICO640红外探测器配置模块verilog
瑟尔发电机SEG和IGV
瑟尔于十四岁时就开始制造第一部瑟尔效应发电机，以实现他的梦想。这个装置是由三个呈同心圆排列的环状体所构成，每个环状体由四种不同的材质组成，而这四种材质也以同心圆的方式彼此紧附在一起。这三个环状体固定在一个基座上，环绕每个环状体的是可以绕着它们自由旋转的滚筒，一般最里层的环状体有12个滚筒，中间那层有22个，而最外层则有32个。滚筒的外围是线圈，连接不同的配置结构，可以供应交流电或直流电。
早在1965年，瑟尔就结合了SEG的技术，制造出反地心引力的碟型飞行器（IGV；Inverse GravityVehicles），并完成飞行测试。IGV可以制造成任何尺寸，而且半小时内就可以从英国飞抵日本，时速高于一万九千公里！此外，这种碟型飞行器也很环保。
ZYNQ AX7020 PL读写PS端 DDR 数据 vivado
PL 和 PS 的高效交互是 zynq 7000 soc 开发的重中之重，我们常常需要将 PL 端的大量数
据实时送到 PS 端处理，或者将 PS 端处理结果实时送到 PL 端处理，常规我们会想到使用 DMA
的方式来进行，但是各种协议非常麻烦，灵活性也比较差，本节课程讲解如何直接通过 AXI 总
线来读写 PS 端 ddr 的数据，这里面涉及到 AXI4 协议，vivado 的 FPGA 调试等。
基于FPGA的AM调制与解调（Verilog语言）
一、概述
通过FPGA实现AM信号的产生与解调。要求是通过VIO控制载波频率、调制信号频率、调制深度可调，然后通过ILA观察AM信号和解调后的信号。载波信号的频率要求是1M~10M，调制信号的频率要求是1K~10K，调制深度从0到1、步进0.1。VIO与ILA只能通过硬件板卡实现。
二、平台
软件：Vivado 2017.4
硬件：ALINX ZYNQ AX7020
三、要求
为了更好的说明下面一些参数设定的意义，把我们课程的部分要求贴上来
完成AM信号调制和解调功能，具体要求如下：
（1）载波信号频率范围：1M-10MHz，分辨率0.01MHz；
（2）调制信号为单频正弦波信号，频率范围：1kHz-10kHz，分辨率0.01kHz；
（3）调制深度0-1.0，步进0.1，精度优于5%；
（4）调制信号和解调信号位宽为8位，AM信号16位，其他信号位宽自定义。
四、原理
虽然这部分简单，但却是最最重要的，把这部分看懂，所有的程序也就明白了。
1. AM信号：（A+ma*cos(w0t)）*cos（wct）
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版权声明：
quartus IP核 license.dat
此 license.dat文件中念有大量IP核的资源.
使用方法：
1、用记事本打开.dat文件。
2、开始->运行里输入 cmd 回车
3、输入 ipconfig /all 回车，找到你当前使用的网卡，查看mac address
4、将dat文件中的一串X用mac address替换。
5、打开quartus, 选择工具license setup, 在licese file: 选择.dat文件，注意不要有中文路径。
Quartus-prime-standard-18.1-骏龙文件
Quartus_prime_standard_18.1_骏龙和谐文件
Quartus Prime Standard 18.1.0.625开发软件提供了系统级可编程单芯片（SOPC）设计一个完整的设计环境。Quartus Prime软件包括了您设计英特尔 FPGA、SoC 和 CPLD 所需的一切，从设计输入和合成直至优化、验证和仿真各个阶段。借助数百万个逻辑元件大幅增强器件的功能，为设计师提供把握下一代设计机遇所需的理想平台。Intel Quartus Prime 18.1版本已从可用性角度对某些功能进行了增强，包括现在Platform Designer可以通过引用子系统和 IP 元件的仿真信息来生成分层仿真脚本，而不需要遍历系统层次结构；您现在可以使用 Verilog 语法将 Platform Designer 中的端口与线路级接口相连接。
步进电机驱动verilog模块
步进电机驱动verilog模块
module step_motor_control(
input clk,
input clk_1ko,
input rst_n,
input cw_en,
input ccw_en,
input [1:0] velocity,
output reg motor1_p,
output reg motor1_n,
output reg motor2_p,
output reg motor2_n,
output reg cw_run_one_step,
output reg ccw_run_one_step
)
altera_pll IP核参数化直接调用
altera_pll IP核参数化直接调用
altera_pll #(
.fractional_vco_multiplier("xxx"),
.reference_clock_frequency("xxxxxx"),
.operation_mode("xxxx"),
..........
VC(MFC)编写串口调试助手(含VC6工程源文件)
开发平台Visual C++6.0英文版，电脑是i7-2670Q四核8G内存1G独显的笔记本，装的win10 64位，因此VC6兼容不是太好，有些小毛病，不过不影响编写。
基本功能：
1.自动寻找串口，并自动添加到下拉框中共选择；
2.有波特率、数据位、停止位、校验位的选择设置；
3.串口打开控制按钮；
4.发送、清除按钮；
5.接收是自动实现的；
6.有定时自动发送功能；
7.有传送文件功能；
8.有状态栏显示，指示串口状态，设置参数和发送接收显示。
使用laplacian算子求梯度的verilog模块
// 使用laplacian算子求梯度的verilog模块
// 基于altera FPGA 模块中用到了 altshift_taps IP核心，使用方法参考官方文档
// delay_1t_16bits 数据延迟一个周期
840Dsl简明调试手册
840Dsl简明调试手册
step7 v5.5 _key
simens step7 v5.5 破解程序
VC++仓库管理
VC++仓库管理,很简单的一个小例子，仅供初学都参考！
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