ZYNQ 入门笔记（二）：动态时钟

于 2024-09-12 16:48:13 发布
阅读量1.2k 收藏 11
点赞数 30
分类专栏： ZYNQ 文章标签： 笔记 fpga
版权声明：本文为博主原创文章，遵循 CC 4.0 BY 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/Cegan/article/details/142180159
版权

文章目录

1 概述

Clocking Wizard 可通过配置内部寄存器动态调整输出频率，配置接口可选 DRP 或 AXI4-Lite，其中 AXI4-Lite 实际上是对 DRP 接口的封装

image-20240910111652989

1.1 DRP

通过 DRP 接口配置相较 AXI4-Lite 接口要繁琐很多，需要的读者可前往 XAPP888 查看

image-20240912163942182

1.2 AXI4-Lite

通过 AXI4-Lite 配置 Clocking Wizard 的流程如下

  1. 配置全局分频/倍频系数 DIVCLK_DIVDE 和 CLKFBOUT

    地址偏移寄存器名默认值读/写描述
    0x200Clock Configuration Register 00x0101_0A00RWBit[7:0] = DIVCLK_DIVDE
    Bit[15:8] = CLKFBOUT_MULT
    Bit[25:16] = CLKFBOUT_FRAC

    DIVCLK_DIVDE 和 CLKFBOUT 的取值范围如下，MMCM 具有更大范围的分频系数且支持小数倍频

    DIVCLK_DIVDECLKFBOUT
    PLL1-562-64
    MMCM1-1062.000-64.000

    CLKFBOUT 分为整数部分 (CLKFBOUT_MULT) 和小数部分 (CLKFBOUT_FRAC)，其中小数部分 (CLKFBOUT_FRAC) 仅对 MMCM (E2/E4) 原语有效，即 MMCME3/PLL 原语 不支持小数倍频

    image-20240911121221116

    CLKFBOUT 的小数部分 (CLKFBOUT_FRAC) 取值范围 0-875（对应实际倍频值 0-0.875），步进为 125（对应实际倍频值 0.125）。假设倍频系数为 8.125，则整数部分 Bit[15:8] 位应设置为 8 = 0x8，小数部分 Bit[25:16] 设置为 125 = 0x7D

  2. 配置各个通道的分频系数 CLKOUTx_DIVDE，x 取值范围 0-6

    地址偏移寄存器名读/写描述
    0x208 + x * 12Clock Configuration Register
    (x * 3 + 2)    		RWBit[7:0] = CLKOUTx_DIVDE
    Bit[17:8] = CLKOUT0_FRAC_Divde

    例如 clkout3 的分频寄存器如下

    地址偏移寄存器名读/写描述
    0x208 + 3 * 12 = 0x22CClock Configuration Register 11RWBit[7:0] = DIVCLK_DIVDE

    各个通道的分频系数取值范围如下，其中 clkout0 支持小数分频，clkout1 - clkout6 仅支持整数分频

    clkout0clkout1 - clkout6
    PLL1-1281-128
    MMCM1.000-128.0001-128

    仅 MMCM (E2/E4) 原语支持小数分频，MMCME3/PLL 不支持

  3. 置位寄存器 23 中的 LOAD/SEN 和 SADDR 比特，将上述配置加载到内部寄存器

    • LOAD/SEN：加载时钟配置寄存器数据至内部寄存器，当动态配置完成且时钟锁定时该比特被置为 0
    • SADDR：若为 0 则加载 Clocking Wizard GUI 中的默认配置（上述配置无效），若为 1 则加载上述寄存器配置
    地址偏移寄存器名默认值读/写描述
    0x25CClock Configuration Register 230x0000_0000RWBit[0] = LOAD / SEN
    Bit[1] = SADDR

    若想恢复默认配置，可向寄存器 0x25C 写入 0x0000_0001

  4. 等待时钟锁定，对于非 VERSAL 系列可通过 SR 寄存器监测时钟状态

    地址偏移寄存器名默认值读/写描述
    0x4Status Register (SR)0x0000_0000RBit[0] = Locked

Xilinx 提供了一些库函数用来完成上述配置，其本质上是对上述寄存器读写的封装，下面介绍几个常用的函数

/**
 * @brief 查询时钟树配置
 * @param DeviceId 时钟树 ID 
 * @return 时钟树配置，若不存在则返回 NULL
 */
XClk_Wiz_Config *XClk_Wiz_LookupConfig(u32 DeviceId);
    
/**
 * @brief 初始化时钟树
 * @param InstancePtr 时钟树句柄 
 * @param Config 时钟树配置
 * @param EffectiveAddr 时钟树基地址
 * @return 时钟树初始化成功返回 XST_SUCCESS，否则返回 XST_FAILURE
 */
u32 XClk_Wiz_CfgInitialize(XClk_Wiz *InstancePtr, XClk_Wiz_Config *Config, UINTPTR EffectiveAddr);

/**
 * @brief 设置时钟树输出频率，仅当时钟树只有 1 个时钟输出时有效，时钟树有多个输出时返回 XST_FAILURE。
 *        该函数底层通过遍历 DIVCLK_DIVDE、CLKFBOUT 和 CLKOUT0_DIVDE 获取时钟树配置，需要注意
 *        1. 仅遍历整数倍频系数
 *        2. 不保证输出时钟与设置完全一致，两者的误差保存在 InstancePtr->MinErr 中
 * @param InstancePtr 时钟树句柄
 * @param SetRate 输出时钟频率（MHz） 
 * @return 设置成功返回 XST_SUCCESS，否则返回 XST_FAILURE
 */
u32 XClk_Wiz_SetRate(XClk_Wiz *InstancePtr, u64 SetRate);

/** 
 * @brief 等待时钟锁定
 * @param InstancePtr 设备句柄
 * @return 时钟锁定返回 XST_SUCCESS，否则返回 XST_FAILURE
 */
u32 XClk_Wiz_WaitForLock(XClk_Wiz *InstancePtr);

当 仅有单个时钟输出 且 不需要小数倍频 时，使用上述库函数操作比较方便；如果需要 多个时钟输出 或 输出频率较为复杂，建议首先在 Clocking Wizard 配置页面设置所需频率并记录相关参数，然后配置相关寄存器

image-20240912114144819

2 示例

下面演示两种常见的时钟动态配置示例

  1. 单个时钟输出且不需要小数分频
  2. 多个时钟输出

2.1 单时钟输出

输入为 300 MHz 差分时钟，输出单端时钟由 100 MHz 动态调整为 10 MHz

首先配置 Clocking Wizard 的原语为 MMCM，勾选 Dynamic Reconfig，设置 Dynamic Reconfig Interface 为 AXI4Lite

image-20240912161333705

为了直观感受时钟变化，将输出时钟分频 10_000_000 倍后连接至 LED，系统整体框图如下

image-20240912160128366

分频器代码如下

module div_clk #(
    parameter  DIVDE       = 32,
    parameter  RST_TIME    = 32,
    localparam CLK_CNT_TH  = (DIVDE >> 1),
    localparam CLK_RST_CNT = DIVDE * RST_TIME
) (
    input      clk,
    input      rst_n,
    output reg div_clk,
    output reg div_resetn
);

    reg [31:0] cnt;
    reg [31:0] clk_rst_cnt;

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            cnt <= 'b0;
        end else if (cnt == CLK_CNT_TH - 1'b1) begin
            cnt <= 'b0;
        end else begin
            cnt <= cnt + 1'b1;
        end
    end

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            div_clk <= 1'b0;
        end else if (cnt == CLK_CNT_TH - 1'b1) begin
            div_clk <= ~div_clk;
        end
    end

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            clk_rst_cnt <= 'b0;
        end else if (clk_rst_cnt < CLK_RST_CNT) begin
            clk_rst_cnt <= clk_rst_cnt + 1'b1;
        end else begin
            clk_rst_cnt <= clk_rst_cnt;
        end
    end

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            div_resetn <= 1'b0;
        end else if (clk_rst_cnt == CLK_RST_CNT - 1'b1) begin
            div_resetn <= 1'b1;
        end else begin
            div_resetn <= div_resetn;
        end
    end

endmodule

PS 端代码如下

#include "stdio.h"
#include "xclk_wiz.h"
#include "xil_printf.h"

#define CLOCK_WIZARD_DEVICE_ID	XPAR_CLK_WIZ_0_DEVICE_ID

int main()
{
	u32 Status;
	u32 XClk_Rate;
	XClk_Wiz XClk_Wiz;
	XClk_Wiz_Config *XClk_Wiz_Config;

    // 1.初始化时钟树
	XClk_Wiz_Config = XClk_Wiz_LookupConfig(CLOCK_WIZARD_DEVICE_ID);
	if (!XClk_Wiz_Config)
	{
		xil_printf("[ERROR] Clocking wizard init failed, cannot find config\n");
		return XST_FAILURE;
	}

	Status = XClk_Wiz_CfgInitialize(&XClk_Wiz, XClk_Wiz_Config, XClk_Wiz_Config->BaseAddr);
	if (Status != XST_SUCCESS)
	{
		xil_printf("[ERROR] Clocking wizard config failed\n");
		return Status;
	}
    
    // 2.设置输出时钟频率
    Status = XClk_Wiz_SetRate(&XClk_Wiz, 10);
    if (Status != XST_SUCCESS)
    {
        xil_printf("[ERROR] Clocking wizard set rate failed\n");
        return Status;
    }

    // 3.加载配置到内部寄存器
    XClk_Wiz_WriteReg(XClk_Wiz_Config->BaseAddr, 0x0000025C, XCLK_WIZ_RECONFIG_LOAD | XCLK_WIZ_RECONFIG_SADDR);

    // 4.等待时钟锁定
    Status = XClk_Wiz_WaitForLock(&XClk_Wiz);
    if (Status != XST_SUCCESS)
    {
        xil_printf("[ERROR] Clock wizard lock failed\n");
        return Status;
    }

	while (1)
	{
	}

	return 0;
}

通过观察 LED 闪烁频率即可验证配置是否生效，通过示波器测量输出时钟频率

2.2 多时钟输出

输入为 300 MHz 差分时钟，通道 0 输出频率由 100 MHz 动态调整为 78 MHz，通道 1 输出频率由 100 MHz 动态调整为 169 MHz

首先配置 Clocking Wizard 的原语为 MMCM，勾选 Dynamic Reconfig，设置 Dynamic Reconfig Interface 为 AXI4Lite

image-20240912161338253

设置 clk_out1 为 78 MHz，clk_out2 为 169 MHz，在 MMCM Settings 页面查看相关配置

  • VCO 输出频率为 300 × 84.5 / 25 = 1014 MHz
  • 通道 0 输出频率为 VCO / 13 = 78 MHz，通道 1 输出频率为 VCO / 6 = 169 MHz

image-20240912161258361

为了直观感受时钟变化，将输出时钟分频 100_000_000 倍后连接至 LED，系统整体框图如下

image-20240912161733628

PS 端整体代码如下，频率调整部分在 XClk_Wizard_Config 函数中完成，其实就是按照 1.2 中的流程配置寄存器

#include "stdio.h"
#include "xclk_wiz.h"
#include "xil_printf.h"

#define XCLK_WIZARD_BASEADDR XPAR_CLK_WIZ_0_BASEADDR

u32 XClk_Wizard_Reset(u32 DeviceBaseAddr);
u32 XClk_Wizard_Config(u32 DeviceBaseAddr);

int main()
{
    u32 Status;

    while (1)
    {
        // 使用默认配置，输出时钟均为 100MHz
        Status = XClk_Wizard_Reset(XCLK_WIZARD_BASEADDR);
        if (Status != XST_SUCCESS)
        {
            return Status;
        }
        xil_printf("[INFO] 100MHz\n");
        usleep(3 * 1000 * 1000);

        // 配置时钟 1 为 78MHz，时钟 2 为 169MHz
        Status = XClk_Wizard_Config(XCLK_WIZARD_BASEADDR);
        if (Status != XST_SUCCESS)
        {
            return Status;
        }
        xil_printf("[INFO] 78MHz\n");
        usleep(3 * 1000 * 1000);
    }

}

u32 XClk_Wizard_Reset(u32 DeviceBaseAddr)
{
    if (!DeviceBaseAddr)
    {
        return XST_FAILURE;
    }

    // 置位 LOAD/SEN
    Xil_Out32(DeviceBaseAddr + 0x25C, XCLK_WIZ_RECONFIG_LOAD);
    
    return XST_SUCCESS;
}

u32 XClk_Wizard_Config(u32 DeviceBaseAddr)
{
    u32 Count;

    if (!DeviceBaseAddr)
    {
        return XST_FAILURE;
    }

    // 设置全局分频系数 DIVCLK_DIVDE 为 25，全局倍频系数 CLKFBOUT_MULT 为 84.5
    Xil_Out32(DeviceBaseAddr + 0x200, (500 << 16) | (84 << 8) | 25);
    // 配置通道 0 的分频系数为 13（300 / 25 * 84.5 / 13 = 78MHz）
    // 配置通道 1 的分频系数为 6 （300 / 25 * 84.5 / 6  = 169MHz）
    Xil_Out32(DeviceBaseAddr + 0x208 + 0 * 12, 13);
    Xil_Out32(DeviceBaseAddr + 0x208 + 1 * 12,  6);
    // 将配置加载至内部寄存器
    Xil_Out32(DeviceBaseAddr + 0x25C, XCLK_WIZ_RECONFIG_LOAD | XCLK_WIZ_RECONFIG_SADDR);
    // 等待时钟锁定
    Count = 0;
    while (Count < 1000)
    {
        if (Xil_In32(DeviceBaseAddr + 0x4) & XCLK_WIZ_LOCK)
        {
            return XST_SUCCESS;
        }
        Count++;
    }
    return XST_FAILURE;
}

3 参考文档

[1] PG065. Clocking Wizard v6.0 LogiCORE IP Product Guide

[2] XAPP888. MMCM and PLL Dynamic Reconfiguration Application Note

异步时刻
关注
专栏目录
zynq实现动态加载（Partial Reconfiguration）
qq_32938605的博客
10-13 3980
上周没有写博客，我不会无辜不写，只因为有更重要的事情。 首先说明下需求。在某些设计需求中，需要在更换bitstream时，要求一部分逻辑不能重新被加载。也就是说，要求实现FPGA的动态重配置。 这里主要参考了ug909，上面对每一步操作具有十分详细的说明。但是对于初学者来时，那些晦涩难懂的专业名词是在令人挠头，所以这里把手册的内容进行了精简，并且用大家最喜...
ZYNQ学习笔记——SDK系列图像传输接口设计
programmer_guan的博客
05-25 1826
标题
Xilinx系ZYNQ学习笔记（二）ZYNQ入门及点亮LED灯
最新发布
贾saisai的博客
08-17 1462
简单入门一下ZYNQ是何种架构，如何编程，至于深入了解应该要分开深入学习Linux和FPGA其基本架构都是在同一个硅片上集成 FPGA 和 CPU，并通过高速、高带宽的互联架构连接起来。ARM 的顺序控制、丰富外设，开源驱动、FPGA 的并行运算、高速接口、灵活定制、数字之王的特性交错相融，相得益彰。再加上其内部多条高速桥接总线，使其数据交互链路畅行无阻。SOPC 和 SoC FPGA 是统一的，都是由 FPGA 和处理器组成。
ZYNQ 时钟子系统
StephenZhou
04-29 5781
ZYNQ 时钟子系统 ...
Zynq PS Clock System
weixin_44877786的博客
02-16 3446
PS 时钟子系统生成的所有时钟都来自三个可编程 PLL 之一：CPU、DDR 和 I/O。正常模式下，PLL被启用，并由PS_CLK时钟管脚驱动。在Bypss模式中，
zynq 多时钟输出
luoganttcc的博客
12-13 414
【代码】zynq 多时钟输出。
ZYNQ(PS) 动态加载APP之一
有崖的博客
09-01 4792
这里主要涉及ZYNQ加载流程及裸机下的动态加载 平台 : zedboard vivado : vivado 2018.3 1. IAP简介 IAP，全称In Application Programing, 在应用编程。简单理解，即在程序运行过程中进行编程（升级程序，更新固件） 由ZYNQ的启动特性可知，上电后会执行BootROM，然后跳转到FSBL，由FSBL跳转到用户程序。这里实现两个用户程序（基于同一个FSBL，都是默认配置），分别是bootloader和app ZYNQ动态加载主要参考UG
Zynq-Linux移植学习笔记之一-入门
qq_43685315的博客
02-15 369
Zynq-Linux移植学习笔记之一-入门
Zynq Linux移植学习笔记之一 入门
jffyuhgv的博客
11-06 793
Zynq Linux移植学习笔记之一 入门
Vivado 提高笔记2—SOC—快速入门（Zynq 7000系列）
AccFPGA的博客
04-25 1475
双CPU工作 建立工程 为双CPU分别建立Board Support Package Standalone_bsp_cpu0 Standalone_bsp_cpu1 分别在package工程上建立应用工程 Hello_cpu0 Hello_cpu1 双处理器同时在线调试DEBUG 选择配置选项Run >debug Configuration的Device Initiali...
FPGA动态配置和加载
10-22
描述FPGA 动态配置和加载原理及过程，看应用那种配置方式，怎么连接配置管腿，上电配置时信号电平变化等等
基于FPGA的AXI4总线时序设计与实现
10-17
针对AXI4总线设备之间的高速数据传输需求，根据AXI4总线协议，设计实现了一种基于FPGA的AXI4总线读写时序控制方法。以FPGA为核心，采用VHDL语言，完成了满足AXI4总线协议的读猝发方式数据传输和写猝发方式数据传输时序控制模块的设计。利用FPGA内部嵌入式系统提供的高性能数据传输接口完成AXI4时序控制模块的功能验证。实际应用表明，依据提出的设计方法实现的读写时序控制模块能够满足AXI4总线协议规定的时序关系，实现数据的高速正确传输，总线数据传输速率能够达到1.09 GB/s。
Vivado 提高笔记1—SOC—快速入门（Zynq 7000系列）
AccFPGA的博客
04-25 1531
Vivado与Modelsim仿真 1.添加modelsim路径： Tool >options> 2. 安装编译仿真库 使用modelSIm需要xilinx library被编译。 运行1： report_property [current_project] 运行2：Tcl Command compile_simlib -help...
Zynq PL端调用PS端的时钟
李家小院
01-07 4999
本文的目的：在XCZU21DR环境下，PS给PL提供一个100MHz的时钟，PL端根据此时钟产生1S信号，点亮LED。
Zynq7000系列中的时钟管理
u011565038的博客
04-18 1277
PS（处理系统）时钟子系统生成的所有时钟都源自三个可编程PLL（锁相环）中的一个：CPU、DDR和I/O。
ZYNQ|用PL CLOCK 引出时钟信号到外部EMIO引脚
2301_79521562的博客
04-09 472
要从PL端引出20MHz的差分时钟信号，接到DDS9954的OSC时钟引脚。
zynq 和fpga区别_【干货分享】ZYNQ常用外设设计
weixin_39631261的博客
11-23 1291
关注、星标公众号，直达精彩内容公众号：ZYNQ作者：watchman常用外设设计使用UART与ZYBO进行通信ZYNQ学习过程中一个重要环节是进行调试，当然在SDK中进行调试时，设置断点进行单步调试非常高效。但是ZYNQ中毕竟涉及到FPGA的硬件部分，于是如果可以通过UART与ZYNQ器件进行双向的通信会使得调试非常方便。Step1: 确认ZYBO板上硬件连接。在ZYBO的用户手册中有以...
ZYNQ设计中关于时钟设计错误问题
gurenxin1562的博客
11-09 279
所以我们还需要再理解一下手册与原理。之前打开器件手册发现差分晶振有这么几种信号类型。查找关于这几类信号的知识，原文链接如下：差分晶振_LVDS/LVPECL/HCSL/CML模式-CSDN博客(77 封私信 / 80 条消息) 什么是PECL电平 - 知乎 (zhihu.com)我就不全复制过来了，里面有解释关于差分晶振与PECL电平的详细内容，方便我们日后查看。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值