FPGA实验 - 锁相环调用

已于 2022-06-18 15:21:23 修改
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分类专栏： FPGA 文章标签： fpga开发
于 2021-12-19 18:02:05 首次发布
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本文链接：https://blog.csdn.net/Cherish1ove/article/details/122025561
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本文介绍了如何在FPGA项目中使用锁相环（PLL）IP核实现时钟信号的分频和倍频。通过设置PLL，将50MHz系统时钟转换为25MHz和100MHz两个时钟，并通过代码调用及仿真验证了PLL的工作效果。实验总结了PLL的配置和调用过程，以及locked信号在系统中的应用。
摘要由CSDN通过智能技术生成

锁相环（PLL）

  • 片内时钟管理单元PLL：用来统一整合时钟信号。
  • 优点
    • 很大范围内实现任意大小的分频和倍频。
    • 有效减小时钟发生部分的代码量。
    • 利用全局时钟树，较高的时钟管理效率。

项目要求

  • 利用一个锁相环将50MHz的系统时钟分成两个时钟：25MHz和100MHz。
  • 学会如果通过锁相环进行倍频分频的基本操作。

调用IP核

  • 点击tools
    在这里插入图片描述
  • 直接下一步
    在这里插入图片描述
  • 搜索pll，选择altpll，选择verilog HDL，输入命名，点击下一步。
    在这里插入图片描述
  • 设置系统时钟，50MHz，其他默认，下一步
    在这里插入图片描述
  • 创建areset即locked功能引脚，左上角的模块框图可以观察其结构，由于无需第二个输入时钟信号，后面默认下一步。
    在这里插入图片描述
  • 进入输出信号引脚设置，第一个c0输出25MHz，第二个c1输出100MHz，相位跟占空比选择默认。
    在这里插入图片描述
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  • 可见输出c0-c4，即一个pll模块可以输出5个时钟，这里设置c0，c1即可，其
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