Xilinx 7 Series FPGAs SelectIO —— ISERDESE2(Input Serial-to-Parallel Logic Resources)的一个测试

最新推荐文章于 2024-10-01 12:01:03 发布

Chi_Hong

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分类专栏： FPGA 文章标签： FPGA SelectIO ISERDES2

本文链接：https://blog.csdn.net/Chi_Hong/article/details/82385682

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本文介绍了Xilinx 7系列FPGAs中的ISERDESE2输入串并转换逻辑资源，特别适用于高速源同步应用。ISERDESE2支持SDR和DDR模式，具有Bitslip子模块用于数据重新排列。测试选择了SDR模式6bit位宽，并通过PLLE2_BASE产生的时钟和IDELAYE2进行数据输入。仿真结果显示了Bitslip功能对输入数据的影响，强调其并非简单的首尾循环移位操作。

摘要由CSDN通过智能技术生成

一、ISERDESE2简介
ISERDESE2是专用的串并转换器，它在完成串并转换时并不会带来多余的时序上的问题，从而很适合应用到高速源同步应用中。比如摄像头数据。

专用解串器/串并转换器
它可以完成高速数据传输同时不需要FPGA端匹配数据频率，这个转换器支持SDR（single data rate）和DDR（double data rate）。SDR模式支持2-，3-,4-,5-,6-,7-,8bit位宽；DDR模式支持4-,6-,8-bit位宽。10或14-bit需要两个级联。
Bitslip 子模块
该子模块可以使设计者重新排列输入的并行数据。可用于源同步tranining。
特意支持strobe-based 存储接口

二、测试程序
此次选择SDR模式6bit位宽作为测试。所需时钟由PLLE2_BASE产生，数据经IDELAYE2输入到ISERDES2中。

    ISERDESE2 #(
      .DATA_RATE("SDR"),           // DDR, SDR
      .DATA_WIDTH(6),              // Parallel data width (2-8,10,14)
      .DYN_CLKDIV_INV_EN("FALSE"), // Enable DYNCLKDIVINVSEL inversion (FALSE, TRUE)
      .DYN_CLK_INV_EN("FALSE"),    // Enable DYNCLKINVSEL inversion (FALSE, TRUE)
      // INIT_Q1 - INIT_Q4: Initial value on the Q outputs (0/1)
      .INIT_Q1(1'b0),
      .INIT_Q2(1'b0),
      .INIT_Q3(1'b0),
      .INIT_Q4(1'b0),
      .INTERFACE_TYPE("NETWORKING"),   // MEMORY, MEMORY_DDR3, MEMORY_QDR, NETWORKING, OVERSAMPLE
      .IOBDELAY("NONE"),           // NONE, BOTH, IBUF, IFD
      .NUM_CE(1),                  // Number of clock enables (1,2)
      .OFB_USED("FALSE"),          // Select OFB path (FALSE, TRUE)
      .SERDES_MODE("MASTER"),      // MASTER, SLAVE
      // SRVAL_Q1