FPGA数字IC的Verilog刷题解析基础版03——奇偶校验（奇偶检测）

1. 题目

用verilog实现对输入的32位数据进行奇偶校验，根据sel输出校验结果（sel=1输出奇校验，sel=0输出偶校验）。

`timescale 1ns/1nsmodule odd_sel(input [31:0] bus,input sel,output check);//*************code***********// //*************code***********//endmodule

2. 解析

2.1 奇偶校验

通常所说的奇偶校验：

奇校验：对输入数据添加1位0或者1，使得添加后的数包含奇数个1；

比如100，有奇数个1，那么奇校验结果就是0，这样补完0以后还是奇数个1；

奇校验：对输入数据添加1位0或者1，使得添加后的数包含偶数个1；

回到这个题目，应该是出题人搞反了，按照出题的意思，应该不能叫奇偶校验，应该是叫奇偶检测：

奇检测：输入的数据里有奇数个1就输出1；

偶检测：输入的数据里有偶数个1就输出1； 

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