FPGA探索者-CSDN博客

原创不得不读的 FPGA 设计白皮书——Xilinx FPGA 复位策略白皮书中文翻译（WP272）【FPGA探索者】

目录Get Smart About Reset: Think Local, Not Global 考虑局部复位，而不是全局复位Global Reset Isn't Timing-Critical 全局复位并不是时序关键路径Does It Really Matter? 考虑复位真的重要吗？Automatic Coverage of the 99.99% of Cases 99.99%的情况下不会出问题Strategy for the 0.01% of Cases 出现0.01%意外事件时的复位策略Res

2021-02-07 23:38:27 2509 1

转载 FPGA基础学习(7) -- 内部结构之CLB

转载自博客 FPGA基础学习(7) – 内部结构之CLB，博主：肉娃娃目录1. 总览2. 可配置逻辑单元2.1 6 输入查找表（LUT6）2.2 选择器（MUX）2.3 进位链（Carry Chain）2.4 触发器（Flip-Flop）参考文献：一直以来，觉得自己关于FPGA方面，摸不到“低”——对底层架构认识不清，够不着“高”——没真正独立做过NB的应用，如高速、复杂协议或算法、神经网络加速等高大上的应用，所以能力和认识水平都处于中间水平。这段时间做时序优化，感觉心有余而力不足了，可能要触及手动布

2021-02-07 16:42:30 960

原创 Xilinx FPGA AXI4总线（三）——Ready、Valid握手机制

Xilinx FPGA AXI4总线（一）Xilinx FPGA AXI4总线（二）AXI4、AXI4-Lite和AXI4-Stream均使用Ready、Valid握手机制进行通信，信息传输的发起者使用Valid 信号指示数据何时有效，接收端产生 Ready信号来表明已经准备好接收数据，当两者均为高时，启动传输。一、AXI4-Lite握手实例以 AXI-Lite 总线为例，Xilinx ZYNQ通过 AXI4-Lite 总线控制 8 个 GPIO 的输出，先写入 0x0F 测试写入操作，再写入0

2021-02-01 22:24:52 5111

原创 Xilinx FPGA AXI4总线（二）

AXI（Advanced eXtensible Interface），高性能、高带宽、低延迟片内总线。AXI4：高性能内存映射需求（如读写DDR、使用BRAM控制器读写BRAM等）；AXI4-Lite：用于简单、低吞吐量的内存映射通信(例如，与控制寄存器和状态寄存器之间的通信)；AXI4-Stream ：高速流数据（视频、图像等流式数据）；=================================================AXI4 和 AXI4-Lite 都遵循内存映射协议，两种.

2021-01-31 16:45:45 1684 1

原创 Xilinx FPGA AXI4总线（一）

AMBA® AXI4（高级可扩展接口 4）是 ARM® 推出的第四代 AMBA 接口规范，AMBA（Advanced Microcontroller Bus Architecture）是片上总线标准，包含AHB（Advanced High-performance Bus）、ASB（Advanced System Bus）和APB（Advanced Peripheral Bus）。AXI4 接口的主要优势随着 IP 通用用户接口普遍采用 AXI4 标准，Xilinx 用户将从中受益。AXI4 具有：

2021-01-31 16:27:05 1679

原创 Matlab与FPGA数字信号处理系列——DDS信号发生器——Vivado利用 ROM 存储波形实现DDS（1）

相关文章1.Matlab与FPGA数字信号处理系列——DDS信号发生器——Quartus ii 原理图法利用 ROM 存储波形实现DDS（1）2.FPGA仿真必备（1）——Matlab生成.mif文件——JPG图片转.mif文件——Matlab生成.txt文件3.MATLAB与FPGA数字信号处理（数字滤波器设计）、无线通信、图像处理、信道编码系列1.系统参数及框图ROM 存储一个正弦波完整波形，存256个点，每个点进行 8 bit 量化，使用 Matlab 产生 .coe 存储器文件，加载到 R

2021-01-02 17:16:33 3701 5

原创 FPGA/数字IC笔记——Verilog实现N进制计数器

实现 N 进制计数器（N小于等于100），计数器输入时钟 clk（上升沿有效），复位（Quartus使用rst_n，低电平有效；Vivado中使用rst，高电平有效），同步复位方式，复位有效时输出为0，复位无效时输出计数数据，在仿真中设置成十进制无符号数显示。提示：可以使用parameter定义，并在TestBen

2020-12-31 20:10:35 7832 1

原创 MSP430单片机HT1261驱动LCD段码屏

去年帮人做的一个段码屏相关的开发，网上有关这方面的资料比较少，这里写一点自己的积累。一、参考资料（1）http://www.51hei.com/bbs/dpj-127088-1.html（2）https://wenku.baidu.com/view/0b3e1e4f2b160b4e767fcf61.html（重点）（3）https://blog.csdn.net/cxycao/article/details/77112984（4）https://blog.csdn.net/qq_43188920/

2020-06-25 16:24:04 4558 1

原创 Verilog笔记——奇数分频和小数分频

1.偶数分频简单，只是注意时钟翻转的条件是(N/2)还是(N/2)-1，非阻塞赋值在下一个时钟才会更新值。2.奇数分频奇数分频比偶数分频复杂一些，当不要求分频的占空比时，对输入时钟clk上升沿计数，可以设置两个计数的翻转点，一个是(N-1)/2，一个是(N-1)，计数到(N-1)时输出时钟翻转且将计数器清零，假设计数器计数0~(N-1)/2区间输出低电平，则输出时钟的低电平有(N-1)/2 + 1个clk周期，高电平的计数是(N-1)/2+1 ~ (N-1)，共(N-1)/2个clk周期，可见不是50

2020-06-21 00:48:10 2940

原创 FPGA、数字IC系列（2）——电子科大与北航部分Verilog题目与解析

一、选择题1.在不影响逻辑功能的情况下， CMOS与非门的多余输入端可 ______。A.接高电平B.接低电平C.悬空D.通过电阻接地答案：A解析：CMOS与非门，只要有一个输入端为低电平，与运算后均为低电平，输出为高电平，影响了输出结果，若接地或悬空会使输出始终为1。CMOS与门、与非门：多余端通过限流电阻（500Ω）接电源；CMOS或门、或非门：多余端通过限流电阻（500Ω）接地；TTL与门、与非门：（1）将多余输入端接高电平，即通过限流电阻与电源相连接；（2）通过大电阻（大

2020-06-20 22:00:58 7810 1

原创 FPGA、数字IC系列（1）——乐鑫科技2021数字IC提前批笔试

整理乐鑫科技2021届招聘的数字IC提前批笔试题，并做了部分答案和解析，有问题的地方欢迎一起探讨。一．单选题1.关于跨时钟域电路的设计，以下说法正确的是:A: 信号经两级D触发器同步后即可进行跨时钟域传递B: 跨时钟域电路存在亚稳态风险，最好避免使用C: 跨时钟域电路中一定存在亚稳态D: 采用单一时钟的电路也可能产生亚稳态答案：B 或 D（答案暂不确定）解析：4 种方法跨时钟域处理方法（1）打两拍,两级触发器同步——单bit数据跨时钟域处理，适用于慢时钟域数据到快时钟域；（2）异步双口

2020-06-15 10:16:03 17042 22

原创 FPGA仿真必备（1）——Matlab生成.mif文件——JPG图片转.mif文件——Matlab生成.txt文件——Matlab生成.coe文件

1. mif 文件MIF(Memory Initialization File)，内存初始化文件，用于 Altera / Intel 的 FPGA 器件的 RAM 或 ROM 配置。例如：（1）图像处理中，使用 ROM 存储图片或字体信息，进行图像的先关处理或者VGA显示的字模、固定图片等；（2）数字信号处理中，使用 ROM 存储 FIR 滤波器等所需的滤波系数；（3）DDS 信号发生器中，部分实现方式采用 ROM 存储一个周期的采样波形，通过以不同间隔的读取方式输出不同频率的波形；mif 文件

2020-06-04 10:01:04 5775

原创 Matlab笔记——AWGN函数详解与实例——AWGN加性高斯白噪声+QPSK调制

MATLAB 与 FPGA无线通信、图像处理、数字信号处理（数字滤波器）、信道编码系列加性高斯白噪声(Additive White Gaussian Noise)awgn函数向信号中添加高斯白噪声1.Y = awgn(X,SNR)向信号“X”添加高斯白噪声，信噪比大小为“SNR”，单位是dB；信号“X”的功率假定为 0 dBW；如果“X”是复数，则添加的是复高斯白噪声；Example 1:X = sqrt(2)sin(0:pi/8:6pi); % 设定一输入信号X% 假定X的功率为0 dBW

2020-05-29 17:28:24 8604

原创 Verilog笔记——数据检测/独热码检测——Quartus与Modelsim仿真

MATLAB 与 FPGA无线通信、图像处理、数字信号处理系列1、题目要求输入32-bit数据，若是2的N次方（如1=20，2=21）,输出1，否则输出0，复位时输出高阻态。2、检测思路当且仅当输入的32bit数据有1bit为1，而其他位均为0时，输入的data是2的幂次方，所以将输入的32位数据的每一位相加，若结果为1则是2的幂次方，设计输出result为1；若结果为1则不是2的幂次方，...

2020-04-25 23:06:08 2446 1

转载 Verilog中状态机编码方式的选择——FSM有限状态机——二进制编码(Binary)、格雷码(Gray-code)编码、独热码(One-hot)编码

本文转载自：Verilog中状态机编码方式的选择文章很不错，看到几篇转载此文章的，但是都没有标明出处，我能找到的最早的文章是2012年博主“一个人游”的文章，转载至此，如有其他原创请联系博主修改或删除此博客。在Verilog中最常用的编码方式有二进制编码(Binary)、格雷码(Gray-code)编码、独热码(One-hot)编码。二进制码和格雷码是压缩状态编码。若使用格雷编码，则相邻状...

2020-04-25 01:06:49 4406

原创 Quartus ii 与 Verilog入门教程（1）——Verilog实现8位计数器

1.计数器原理在时钟作用下，输出信号从0开始，每个时钟的上升沿输出加1。当复位信号有效时，输出清零。计时实现只需累加即可。计数器虽然简单，但是在多种场合都有应用，比如产生ROM地址、分频、状态机等。比如：Matlab与FPGA数字信号处理系列——DDS信号发生器——Quartus ii 利用 ROM 存储波形实现DDS（1）2.代码编写（1）新建工程第一页配置工程存放路径、工程名、顶层...

2020-04-05 23:30:57 37259 7

原创 Matlab与FPGA数字信号处理系列——DDS信号发生器——Quartus ii 原理图法利用 ROM 存储波形实现DDS（1）

系统框图基于FPGA的DDS信号发生器系统框图如下图所示，采取查表法。（1）对一个完整周期的波形进行采样，将采样点存在ROM中；（2）依次给出ROM的访问地址，即可输出一个完整的波形；（3）通过设置不同的频率控制字可以让ROM的访问地址以不同的步进值访问，这样起到改变输出波形的频率的作用；（4）通过设置不同的相位控制字可以让ROM的访问时的初始地址改变，这样起到改变输出波形初始相位的...

2020-04-02 15:07:14 6744

原创 Matlab与FPGA图像处理——Roberts、Prewitt、Sobel、LOG、Canny等常见的图像边缘检测算子比较

MATLAB 与 FPGA无线通信、图像处理、数字信号处理系列基于FPGA的实时边缘检测系统设计，sobel边缘检测流水线实现图像的边缘是图像在亮度级上的阶梯变化的位置，因此可以通过来一阶微分增强边缘的变化，以此检测边缘位置；二阶导数对图像函数的一阶导数求导，能够使检测到的边缘更加的精细。 &nb...

2020-03-25 23:39:01 9298 1

原创 Matlab与FPGA图像处理系列——基于FPGA的实时边缘检测系统设计，sobel边缘检测流水线实现

摘要：本文设计了一种基于 FPGA 的实时边缘检测系统，使用OV5640 摄像头模块获取实时的视频图像数据，提取图像边缘信息并通过 VGA显示。FPGA 内部使用流水线设计和并行运算加速算法，利用乒乓操作和 SDRAM 缓存图像，可以实时提取视频图像的边缘特征。文中对比了 MATLAB 和 FPGA 的处理效果，由于 FPGA 对算法采取了硬件加速，所以相较于 MATLAB 等计算机软件实现方式...

2020-03-15 22:58:47 3193 1

原创 EDA设计——在 ISE 软件中使用 VHDL 语言实现 FIFO 存储器

1. 实验内容FIFO实验与仿真验证。2. 实验步骤（1）新建工程（2）新建VHDL Module文件；（3）编写VHDL文件，编译运行；（4）新建仿真文件VHDL Test Bench；（5）编写仿真文件；（6）编译运行，观看仿真图形；（7）得出实验结果，验证是否正确。3. 实验结果（1）仿真激励rst <= '0'; write_en <=...

2020-01-29 16:00:36 2092

原创 Andriod设计简易计算器

1．设计任务及要求（1）设计一款基于Android系统下的计算器，实现加减乘除算法，以及清零、撤销操作。界面设计应该就尽量简洁而美观，具有良好的交互性，程序应具有较好的稳健性；（2）另起一行显示运算结果；（3）在整个输入和计算...

2020-01-22 21:42:42 3132 1

原创 Verilog学习笔记——有符号数的乘法和加法

有符号数的计算在 Verilog 中是一个很重要的问题（也很容易会被忽视），在使用 Verilog 语言编写 FIR 滤波器时，需要涉及到有符号数的加法和乘法，在之前的程序中我把所有的输入输出和中间信号都定义成有符号数，这样在计算时没有出现问题（实际在之前的程序中遇到了有符号和无符号数的问题，最后滤波结果不对，博客的程序是已经改正过的），下面...

2020-01-22 20:44:49 27603

原创 matlab与FPGA无线通信、FPGA数字信号处理系列（6）—— 【补充所有代码】在 Vivado 中使用 Verilog 实现并行 FIR 滤波器-1

在 FPGA 实现 FIR 滤波器时，最常用的是直接型结构，简单方便，在实现直接型结构时，可以选择串行结构/并行结构/分布式结构。并行结构即并行实现 FIR 滤波器的乘累加操作，数据的处理速度较快，使用多个乘法器同时计算乘法操作，数据输入速率可以达到系统处理时钟的速率，且与阶数无关；...

2020-01-21 19:49:25 3946

原创 matlab与FPGA无线通信、FPGA数字信号处理系列（5）—— 在 Vivado 中使用 Verilog 实现串行 FIR 滤波器

在 FPGA 实现 FIR 滤波器时，最常用的是直接型结构，简单方便，在实现直接型结构时，可以选择串行结构/并行结构/分布式结构。串行结构即串行实现 FIR 滤波器的乘累加操作，数据的处理速度较慢。N 阶串行 FIR 滤波器，数据的输入速率 = 系统处理时钟速率 / 滤波器长度(N+1)，本例使用 7 阶串行，系统时钟 32 MHz，这样数据的输入速率（也是采样速率）为4 MHz；（3）Mat...

2020-01-20 21:20:19 3187 1

原创 matlab与FPGA无线通信、FPGA数字信号处理系列（4）—— Vivado DDS 与 FIR IP核设计 FIR 数字滤波器系统

本讲使用两个DDS产生待滤波的信号和matlab产生带滤波信号，结合FIR滤波器搭建一个信号产生及滤波的系统，并编写testbench进行仿真分析，预计第五讲或第六讲开始编写verilog代码设计FIR滤波器，不再调用IP核。上一讲 Matlab 与 Vivado 联合仿真 FIR 滤波器1.添加DDS的IP核（1）新建一个原理图文件，添加DDS的IP。（2）DDS配置12处：系统时...

2020-01-18 21:50:13 3357

原创 matlab与FPGA数字滤波器设计、无线通信、FPGA数字信号处理系列（3）—— 【补充所有代码】Matlab 与 Vivado 联合仿真 FIR 滤波器，fdatool工具箱

matlab与FPGA无线通信、FPGA数字信号处理系列（1）——通过matlab的fdatool工具箱设计FIR滤波器matlab与FPGA无线通信、FPGA数字信号处理系列（2）——Vivado调用IP核设计FIR滤波器**本讲使用 matlab 产生待滤波信号，并编写 testbench 进行仿真分析，在 Vivado 中调用 FIR 滤波器的 IP 核进行滤波测试，**下一讲使用两个 ...

2020-01-18 17:06:37 8288 15

原创 matlab与FPGA无线通信、FPGA数字信号处理系列（2）——Vivado调用IP核设计FIR滤波器

matlab与FPGA无线通信、FPGA数字信号处理系列（1）——通过matlab的fdatool工具箱设计FIR滤波器本讲在Vivado调用FIR滤波器的IP核，使用上一讲中的matlab滤波器参数设计FIR滤波器，下两讲使用两个DDS产生待滤波的信号和matlab产生带滤波信号，结合FIR滤波器搭建一个信号产生及滤波的系统，并编写testbench进行仿真分析，预计第五讲或第六讲开始编写ve...

2020-01-09 21:36:39 6054 2

原创基于FPGA的实时边缘检测系统设计，sobel流水线程序的fpga设计，FPGA实现Sobel图像边缘检测，FPGA图像处理，MATLAB图像边缘检测

2020-01-08 19:30:36 3549

原创 matlab与FPGA数字滤波器设计、FPGA数字信号处理系列（1）——通过matlab的fdatool工具箱设计FIR数字滤波器

以99阶FIR低通滤波器为例，学习使用matlab的fdatool工具箱设计滤波器，并将滤波器系数导出到.coe文件，联合Vivado进行FPGA的FIR滤波器设计。本文滤波器参数为：低通FIR滤波器，窗函数设计，采用布莱克曼窗，99阶，抽样频率32MHz，通带频率1.5MHz，适用窗函数时截止频率不需要设定，根据选定的窗函数和阶数决定截止频率。1.打开matlab2.命令行输入fdato...

2020-01-08 14:26:49 6820 1

原创 FPGA实现OFDM通信——FFT与IFFT（2）——调用HLS的FFT库实现N点FFT（hls:fft）

在HLS中用C语言实现8192点FFT，经过测试，实验结果正确，但是时序约束不到100M的时钟，应该是设计上的延时之类的比较大，暂时放弃这个方案，调用HLS中自带的FFT库（hls:fft）hls_fft.h。实际上，在HLS中调用该库实现FFT，其实是Vivado中的那个FFT核实现的，但是HLS中的配置和给定输入输出数据比较方便，并且对其外部封装其他类型的总线接口非常容易。1.hls_fft...

2019-10-12 21:17:25 4041

原创 FPGA实现OFDM通信——FFT与IFFT（1）——C语言实现N点FFT

OFDM中调制使用IFFT，解调使用IFFT，在OFDM实现系统中，FFT和IFFT时必备的关键模块。在使用Xilinx的7系列FPGA（KC705）实现OFDM系统时，有以下几种选择：（1）在Vivado中调用官方的FFT的IP核（AXI-Stream总线）；（2）在Vivado HLS中调用官方的FFT的IP核（内部FFT通信AXI-Stream总线），可以自己增加外部封装接口类型；（3...

2019-10-11 14:10:19 5026 2

原创 Vivado HLS错误记录——IP冲突：[filemgmt 20-1741] File 'xxx.v' is used by one or more modules,but with...

1 报错类型[filemgmt 20-1741] File ‘xxx.h’ is used by one or more modules；[filemgmt 20-1741] File ‘xxx.v’ is used by one or more modules, but with different contents, and may lead to unpredictable result...

2019-10-05 14:53:43 3364

原创 HLS笔记——复数complex类型数据在2018.2版本无法赋值，error:passing 'const _Tp {aka const ap_int<16>}' as 'this' argumen

1、问题描述在HLS中使用c++编写程序，使用到了复数complex类型，综合没问题，在C仿真时对复数赋值的地方报错。（1）top.h#ifndef __TOP_H#define __TOP_H#include <iostream>#include <complex>#include <ap_int.h>#include <ap_fixe...

2019-10-02 22:12:39 2608 3

原创 2017年、2019年全国大学生电子设计竞赛综合测评——常用电路Multisim仿真——方波、三角波振荡电路

一、说明在综合测评中，基本都是考核波形的产生和变换，涉及到正弦波、方波、三角波和上述信号的合成信号，涉及到的电路有：（1）方波、三角波振荡电路：使用一个运算放大器产生特定频率和幅度的方波或者三角波（注意是只用一个运放）；（2）555定时器电路：产生特定频率方波信号，部分电路可以调节方波的占空比，输出高电平为供电电压，可以用电阻分压得到要求的幅值；（3）同相加法器：进行波形合成，一般后面对合...

2019-08-18 12:49:28 35580

原创 2017年全国大学生电子设计竞赛综合测评——复合信号发生器——电路Multisim仿真（1）

一、前言题目和结果链接：https://blog.csdn.net/DengFengLai123/article/details/97615940常用电路Multisim仿真——方波、三角波振荡电路：https://blog.csdn.net/DengFengLai123/article/details/99082281常用电路Multisim仿真——有源低通滤波器设计：https://bl...

2019-08-12 11:30:08 41165 5

原创全国大学生电子设计竞赛综合测评——常用电路Multisim仿真——仪器仪表使用

一、函数信号发生器 Function generator这个仪器很多同学用错，错误点在于负极的连接。如下图所示，XF2的GND连接COM端，XF3的GND连接在“-”，区别在于XF3的输出会是XF2信号幅值的2倍。如下图，设置XF2和XF3均输出20KHz、幅值10V的方波（峰峰值为20V），实际测得XF2输出的是20V，XF3为40V。二、探针（电压）电压探针很常用，可以测量信号的幅...

2019-08-11 23:51:16 10538

原创全国大学生电子设计竞赛综合测评——常用电路Multisim仿真——数字芯片74LS74构建分频器设计

一、74LS74芯片简介74LS74 芯片含有两个 D触发器 U1 和 U2，每个 D触发器可以组成一个二分频电路，使用 +5V 供电时输出方波幅值为 5V，使用 10V 供电时输出方波为 10V。输入使用TTL电平，大于 2.4V 以上才认为是高电平，这里是经常犯错的点之一，综合测评常常要求第一步的方波幅值为 1V，而使用该方波进行分频时对于 74LS74 来说都认为是低电平，识别不出是一个...

2019-08-11 22:37:50 19460

原创 2011年-2019年全国大学生电子设计竞赛综合测评——常用电路Multisim仿真——有源低通滤波器设计

使用 TI 公司的滤波器设计软件 FilterPro，官网可下，不想去官网的后面也会附上我的链接。一、软件操作1、双击打开，弹出初始界面，可以选择滤波器类型，低通、高通、带通、带阻、全通（用于移相）。2、选中低通，Next，设置滤波器的增益为2倍，通过的频率 fc 是5KHz，-45dB截止频率8KHz，带内波动1dB，不限阶数（下方的Set Fixed 如果选中，就是限定滤波器阶数），N...

2019-08-10 18:08:05 14764

原创 2017年全国大学生电子设计竞赛综合测评题目解析——Multisim仿真

1.题目给定两个单电源的双运放芯片READ2302G芯片（当时记得增益带宽积好像是6M），一片HD74LS74数字芯片双D触发器，需要详细电路图、手写报告，5个波形输出，测频，测幅，8:00公布题目，15:00停止答题，中间可以吃饭（也可以不吃继续做），15:00清场，休息一段时间后开始进场测试，打分。2.要求（1）一片运放搭建方波振荡电路，频率 20 KHz，误差 0.1 KHz，幅度 3...

2019-07-28 16:21:58 26551

原创 Vivado HLS实现FIR滤波器（3）——RAM输出高阻态导致FIR输出高阻态解决方法

FIR输出高阻态原因ram_out代码ram_out代码作用：当ram的输出为高阻态时，ram_out输出0（即此时滤波系数为0），否则将ram的输出寄存一个时钟后输出，这样ram的输出波形就能和HLS仿真中的一致（延时了1个时钟），而不再会因为滤波器系数存在高阻态造成滤波输出为高阻态。module ram_out( ram_clk, data_in, data_ou...

2018-11-19 21:31:49 2794