
VHDL常用语法
最后,END IF;值得注意的是,在VHDL中,process并不是一个并发语句,它并不会自动创建一个新的进程。例如,假设我们有一个名为clk的标准逻辑信号和一个名为rst的标准逻辑信号,我们想根据这两个信号的状态来设置一个名为q的标准逻辑信号。有以下九种状态:‘U’(未初始化),‘X’(不确定),‘0’(0),‘1’(1),‘Z’(高阻),‘W’(弱信号不确定),‘L’(弱信号0),‘H’(弱信号1),‘-’(不可能的情况)例如,如果a的值为’0’,b的值为’1’,那么a xor b的结果就是’1’。







