更多语法

更多语法

1、integer
reg,integer,real，time都是verilog语言中的寄存器数据类型，但是integer有符号位，而且跟随电脑位数，至少是32位，或者是64位

module top_module( 
    input [99:0] in,
    output [99:0] out
);
    integer i;
    always@(*)begin
        for(i=0;i<100;i=i+1)begin
             out[99-i] = in[i];
        end
    end
endmodule

2、for，与c语言一致
3、generate
生成语句生成的实例范围，关键字generate-endgenerate用来指定该范围。生成实例可以是以下的一个或多个类型：
1）模块；（2）用户定义原语；（3）门级语句；（4）连续赋值语句；（5）initial和always块。
generate语句有generate-for，generate-if，generate-case三种语句。
generate-for语句
（1) 必须有genvar关键字定义for语句的变量。
（2）for语句的内容必须加begin和end（即使就一句）。
（3）for语句必须有个名字。

module top_module( 
    input [99:0] in,
    output [99:0] out
);
	generate
        genvar i;
        for(i = 0; i <= 99; i = i + 1)begin:reverse
            assign out[i] = in[99 - i];
        end
    endgenerate
endmodule