FPGA定点小数计算(Verilog版)第三篇——除法运算(二)

更多精彩内容,请微信搜索“FPGAer俱乐部”关注我们。

定点小数除法运算,相比加法和乘法来说要复杂很多了,但是算法的基本思想还是很简单的。和整数除法类似,算法的核心思想就是,将除法运算转换为移位和减法运算。从具体实现的角度来看,一般有两种方式:

  • 一种是除数不变,扩展并移位操作被除数

  • 另一种是被除数不变,扩展并移位操作除数

本文采用的是第二种方法,其基本思想实际上和第一种是完全一样的。这里由于时间原因就不详细介绍了,以后若是闲下来的话,再来补充这部分的算法原理部分的讲解……有兴趣的读者可以自行到IEEE上面下载几篇相关的论文阅读即可。

和前面的套路一样,进入贴图模式!哈哈哈

首先是qdiv.v:

然后是Testbench文件:

RTL视图太长了,贴出来也看不清楚,所以就不贴了

下面是ActiveHDL的脚本文件:

ActiveHDL的仿真波形图为:


本文转载自:http://blog.chinaaet.com/justlxy/p/5100052322,如涉及侵权,请私信小编删除。

============华 丽 的 分 割 线============


想加入我们FPGA学习交流群吗?可以长按或扫描以下二维码,审核通过后我们邀请您加入

这些微信群旨在打造一个提供给FPGA工程开发人员及兴趣爱好者(统称“FPGAer”)进行技术交流、答疑解惑和学习的平台。而且我们也将会通过网络举办FPGA技术讲座,分享相关研究文献 



了解更多FPGA知识可以长按或扫描以下二维码关注FPGAer俱乐部

阅读更多
想对作者说点什么?

博主推荐

换一批

没有更多推荐了,返回首页