芯动力——硬件加速设计方法——学习笔记（1）

已于 2022-09-19 23:54:55 修改
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分类专栏： 数字IC 文章标签： 数字IC
于 2022-09-19 00:03:22 首次发布
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芯动力——硬件加速设计方法
首先向邸志雄老师致谢，他的课讲得很好，本文只是他课程的学习笔记。

入门

产业链

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晶圆厂，无晶圆设计公司，EDA，设计服务，IP供应商，集成设计与制造

设计流程

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可综合注意事项

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ifelse综合成多路选择器
先加后选替换成先选后加，将加法器替换为选择器，节省了面积，但是控制通道的延迟增加
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单if综合成无有先级的选择结构
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多if有优先级的判断结构
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延时优化

分支延迟1

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吧的信号来得晚，所以放在靠后的位置
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把延迟大的分支拿出来，放在靠近出口的位置
上面的图，初看可能感觉中间的选择器是多余的
可是真正分析代码以后才明白，中间的选择器是为了保持之前的功能，很有必要

分支延迟2

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运算电路延迟

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复制数据通路，类似先选后加改成先加候选

运算延迟2

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妙啊，a少了一个减法器的延时

面积优化

案例1

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适用于计数器的场景，等于运算符消耗的资源小于比较运算符

案例2

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地址的2次幂增加

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功耗优化

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使能信号只是使输出不再变化，时钟还是在变的
而门控时钟可以使时钟不再变化

布局布线

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RTL设计指导原则

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面积换速度，串并转换，复制处理逻辑，降低处理速度

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芯动力——硬件加速设计方法
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