post sim下如何将timing信息反标到仿真工具 跑post sim时需要带入timing信息，目前接触到的，timing信息往往存在sdf文档中(sdf是跑STA时吃sdc生成的)简单介绍下simulation时仿真工具是如何将sdf信息添加到仿真环境的必须。
verdi merge fsdb出现信号冲突的解决办法 把dump不同hier的fsdb文件merge到一起，当在实际项目中，每个fsdb文件中的信号都比较多，于是拉信号时就出现了下面这个问题。原因是在实际项目中，难以避免有些信号是同名的，而且在我的使用方式下，dump的时间范围又都是一致的，于是verdi就认为这是有问题的。于是抱着试试的想法，把FileType改成split，其他暂时不动，修改成如下的样子（第6行的stitch改成split）由于当时实验的时候只用了两个小的fsdb文件，每个fsdb文件中包含的信号量也比较少，所以并没有发现问题。
verdi dump状态机的波形时直接显示状态名 前段时间看到别人用verdi看状态机的波形时，可以显示定义的状态参数，觉得很有意思，特地学习了一下。这种信号，我们要想知道每个数值代表的状态，还需要跟定义的parameter比对。**不过也可以尝试在完成下图操作后，直接在rtl处拉信号，应该也是可行的 **像这种状态值少的，很容易记住，但如果状态有数十个，找数值对应的状态简直是灾难。显示的两个图形是 fsm，因为这份rtl里用了两个fsm，所以会显示出两个。选中 Tool ，在选择箭头指向的位置，然后会有一个弹窗。在点击红框选中的部分，会有如下选项。
分享一个RS触发器的趣味介绍 两个开关都断开，但由于蓝色或非门的输出端被接入被接到红色或非门的输入端，导致红色或非门的一个输入端为1，所以此时红色或非门的输出为0，从而使得蓝色或非门的两个输入端都是0，最终导致蓝色或非门的输出还是1，灯泡继续被点亮。由于蓝色或非门的输出接到红色或非门的输入，此时红色或非门的两个输入端都是0，则红色或非门的输出为1，导致蓝色或非门的输入端有一个1，最终蓝色或非门输出0。此时，蓝色或非门由于开关的断开，两个输入端都是0，所以蓝色或非门最终输出1，灯泡被点亮。=0对应红色或非门开关闭合，蓝色或非门开关断开。
使用$test$plusargs提高RTL验收速度 这段时间在整合一个小ip，因为要验证每个feature是否可行，需要用testbench + C语言的方式进行仿真验证，由于每种feature不仅要在C语言中修改寄存器配置，还要再testbench修改寄存器的配置，这导致每验证一种feature既需要修改C语言，也需要修改testbench，非常繁琐。
pullup和pulldown在verilog中的使用方法 这段时间涉及到了IO-PAD，在IO-PAD的RTL的时候注意到了pullup和pulldown，对这个知识比较好奇，就研究了一下，顺便记录下来，IO-PAD的内容等我再研究研究再考虑记录吧 >_<pullup和pulldown并非是verilog的内置原语，仅在仿真或综合过程中起作用，用来设置信号的默认状态在实际的硬件电路中，用来代表上拉和下拉，就比如在I2C中，SCL和SDA两个信号是open-drain的，在实际使用过程中往往需要接上拉电阻，如下图。
我用ChatGPT写了一个简单的Python自动化测试脚本 有时候因为要跑很多rtl的仿真，而现有的资源比较有限，每次都需要等一批rtl仿真结束后，才可以执行下一批，尤其是碰到最末的时候，一批rtl仿真结束，要是在打开电脑去run下一批，确实挺不方便的一度想着要是有个脚本就好了，奈何自己Python确实不行，刚好最近有大火的ChatGPT，就用ChatGPT辅助写了个脚本每个人的仿真资源是有限的，就比如分配给我的资源是10个，那么我一次最多可以丢10个rtl仿真，空闲的资源数量可以通过shell cmd打印出来。
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