Systemverilog（绿皮书）第六章——随机化（一）随机约束和分布

最新推荐文章于 2024-08-11 17:55:32 发布

胡九筒

最新推荐文章于 2024-08-11 17:55:32 发布

阅读量1.5k

点赞数 3

分类专栏： IC验证

本文链接：https://blog.csdn.net/Jay_who/article/details/105622472

版权

本文探讨Systemverilog中的随机化技术，重点在于随机约束和分布的理解。内容涵盖数值位宽、符号位、随机范围的设定，以及权重分布、条件约束和集合定义的使用。通过示例解释了inside约束中变量的概率分布，以及如何利用$指定数值范围。同时，文章讲解了条件约束的实现方式，强调约束表达式的并行有效性和声明性质。

摘要由CSDN通过智能技术生成

class Packet;
    //The random variable
    rand bit [31:0] src, dst, data[8];
    randc bit [7:0] kind;
    //Limit the values for src
    constraint c { src > 10;
                   src < 15;    }
    endclass

Packet p;
initial begin
    p = new();    //Create a packet 
    assert (p.randomize())     else
    $fatal(0, "Packet::randomize failed");
    transmit(p);
end

class date;
    rand bit [2:0] month;
    rand bit [4:0] day;
    rand int year;
    constraint c_date{
        month inside {[1:12]};
        day inside {[1:31]};
        year inside {[2010:2030]};

}
endclass

下面哪些解可能是约束求解器合理的随机数值：

本题主要考察对于随处数值可