★DDR相关

1.速率，电压 

DDR3-1066（地址位宽=64bit）

单颗：带宽=1066*64=68224Mbit=8528MByte=8.328125GB

双颗粒：带宽=1066*64*2

256-bit LPDDR4@4266，带宽：（256*4266）/（8*1000）=136.5GB/s

 2.接口

引脚信号按功能分6大类：

前3类：时钟信号，地址及控制信号，数据信号

后3类：电源，地，配置

3.16bit，32bit

以多长单位进行存储

16bit：以bit为单位访问内存=给内存一个地址，内存给一个16bit数据到数据线

内存模组宽度=内存芯片位数*单面芯片数量

DDR3地址有3个BA（BA0，BA1，BA2）,单块内存是8个bank（2^3=8）

1个bank：

行：A0-A14=行总量2^15

列：A0-A9=列总量2^10

例：

2个16bit DDR3拼成32bit DDR3

硬件连接

单块16bit DDR3容量=bank*行*列=2^3*2^15*2^10=256M

访问一个地址，内存访问16bit数据（2个字节数据）

2个16bit组成一个32bit（数据）

CPU认为只有一块内存，访问按照BA0-BA2和A0-A14给出地址

两块16bit收到地址之后--->将给定地址上2个字节送到数据线上

数据线连接：第一片：D0-D15--->D0-D15；第二片：D0-D15--->D16-D31

CPU认为访问是一块32bit内存，每给出一个地址，访问4个字节数据

CPU：一个32bit拆成2个16bit，DDR：2个16bit组成32bit

4.布线

阻抗：

差分阻抗100Ω±10%：CK-P/N，DQS0-P/N，DQS1-P/N，CLK-P/N

单端阻抗50Ω：数据线，地址线

层别规划：

DQ0-7与DQS0在同一层

DQ8-15与DQS1在同一层

等长规则：

DQS0_P/N-(DQ0-7(8根数据线的中间值)+200mil）< 50mil

DQS1_P/N-(DQ8-15(8根数据线的中间值)+200mil)  < 50mil

|CKP/N-(DQSP/N+200mil) | <10mil

|CKP/N-(地址/控制中间值+200mil) | < 100mil

差分对等长<10mil

DQ0-7差值<100mil

DQ8-15差值<100mil

地址/控制差值<200mil

DDR到CPU线长=CPU内部线长+PCB线长

5.海思

Hi3516A：

支持DDR3和DDR3L

有15根地址线，32bit数据线，单DDR3支持最大容量4Gbit，最高比特率1600Mbps

6.测试

测试3方面：

时钟测试：时钟信号的周期，上下沿脉冲，周期抖动，连续n周期积累误差

时序测试：数据读写时的建立保持时间相关参数

电气性能测试：信号完整性相关指标（各信号的斜率，直/交流逻辑高/低电平）

测试项：

压力测试（系统时序，时钟，工作电压，同步切换，以及CPU，缓存，总线和DDR闪存的冷却）

时钟切换（不同工作频率交换测试）

挂起/继续（挂起和恢复测试）

视频播放

重新启动

DDR4（眼图模板测试，抖动分析，电气特性，时序）

阻抗：数据线50Ω（线宽5mil），地址线差分100Ω（间距8mil）

1.5Ghz有源高频探头

采样率5GS/s

测试指标：

 

拓扑

                    

T型：

优：方便做等长线

劣：占用电路板空间

2-4片：T点或Fly-by；4片及以上：Fly-by

1片：点对点布局，靠近主控，相对飞线Bank对称，间距500-800mil

AVM

4片，美光DDR3，1Gb，数据位宽为8位（Jacinto-5eco数据总线32位），最大传输速度为1600Mb/sec/pin（DDR3-1600）.1.5V电压供电，温度范围-40℃～105℃

数据地址连接：