2.2.3 内存屏障和CPU缓存

CPU缓存和内存屏障

CPU性能优化手段 -缓存

多级缓存

缓存同步协议

CPU性能优化手段 -运行时指令重排

两个问题

1. CPU高速缓存下有一个问题：
   缓存中的数据和主内存的数据并不是实时同步的，各个CPU(或CPU核心)间的数据也不是实时同步。在同一个时间点，各CPU所看到同一内存地址的数据的值可能是不一致的。
2. CPU执行指令重排序优化有一个问题：
   虽然遵守了as-if-serial语义，单仅在单CPU自己执行的情况下能保证结果正确。
   多核多线程中，指令逻辑无法分辨因果关联，可能出现乱序执行，导致程序运行结果错误

内存屏障

处理器提供了两个内存屏障指令（Memory Barrier）用于解决上述两个问题：

写内存屏障（Store Memory Barrier）: 在指令后插入Store Barrier,能让写入缓存中的最新数据更新写入主内存，让其他线程可见。

读内存屏障（Load Memory Barrier） 在指令前插入Load Barrier,可以让高速缓存中的数据失效，强制从新从主内存加载数据。

强制读取主内存内容，让CPU缓存于主内存保持一致，避免了缓存导致的一致性问题。

结语

为后面的JVM线程安全问题的铺垫。
同时也看到了CPU不断演进，在程序运行优化中做出的努力。
不通CPU厂商所付出的人力物力成本，最终体现在不通CPU性能差距上。