- 博客(2)
- 收藏
- 关注
RSS订阅原创 Verilog Task任务
可以用关键字 automatic 来对任务进行声明，那么任务调用时各存储空间就可以动态分配，每个调用的任务都各自独立的对自己独有的地址空间进行操作，而不影响多个相同任务调用时的并发执行。第二种描述方式，虽然没有端口信号，但是直接对"全局变量"进行过程操作，因为该全局变量对模块是可见的，所以任务内信号翻转的过程会在信号 clk_test2 中体现出来。任务内部变量也只有在任务中可见，如果想具体观察任务中对变量的操作过程，需要将观察的变量声明在模块之内、任务之外，可谓之"全局变量"。
2024-03-01 20:34:27
1039
原创 Modelsim独立仿真Vivado IP
在使用Vivado自带的仿真软件仿真的时候，相对于更优秀的仿真工具Modelsim，效率低了很多，为了更高效的开发，我尝试着用Vivado级联Modelsim仿真，但是级联后还是有一些不方便，所以我便直接使用Modelsim独立仿真，但是对于IP Core的话，就需要添加Vivado IP Core的库文件，本人查阅了很多资料，最终实现了使用Modelsim仿真Vivado Clocking Wizard IP Core，软件版本，Vivado 2017.3、Modelsim SE10.4。
2024-02-28 17:45:25
569
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人