手把手教你自己动手写cpu（4.2.4）--访存阶段的实现

小蘑菇二号

已于 2024-09-24 11:45:30 修改

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分类专栏：手把手教你写CPU 文章标签： fpga开发

于 2024-09-23 00:27:35 首次发布

本文链接：https://blog.csdn.net/MHD0815/article/details/142365925

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访存阶段（Memory Access, MEM）是CPU流水线中的一个重要阶段，其主要任务是在执行完算术或逻辑运算之后，根据指令的需求进行内存访问操作。访存阶段可以包括加载（Load）和存储（Store）操作，这些操作涉及到从内存读取数据或将数据写入内存。

1. 访存阶段的任务

访存阶段的主要任务包括：

加载（Load）：从内存中读取数据，并将其存储到寄存器中。
存储（Store）：将寄存器中的数据写入内存中的某个地址。

2. 硬件组件

为了实现访存阶段，我们需要以下硬件组件：

地址总线（Address Bus）：用于发送内存地址。
数据总线（Data Bus）：用于接收从内存读取的数据或发送到内存的数据。
内存（Memory）：存储指令和数据。
控制逻辑：用于控制内存访问操作的逻辑。

3. 控制逻辑

控制逻辑负责协调各个硬件组件的工作，确保内存访问操作的正确执行。访存阶段的控制逻辑通常包括以下几个步骤：

发送地址：将地址通过地址总线发送给内存。
等待数据：等待内存响应并将数据通过数据总线返回。
存储数据：如果是存储操作，则将数据写入内存。
更新寄存器：如果是加载操作，则将从内存读取的数据存储到寄存器中。

4. Verilog 实现

接下来，我们将使用Verilog来实现访存阶段。假设我们已经有了一个简单的内存模块，并且有一个ALU模块用于执行算术和逻辑运算。

4.1 基础模块定义

首先定义一些基础模块，包括内存模块和ALU模块。

内存模块

verilog

深色版本

1module memory (
2    input wire clk,
3    input wire rst_n,
4    input wire [31:0] addr,
5    input wire mem_wr,
6    input wire [31:0] mem_data_in,
7    output reg [31:0] mem_data_out
8);
9
10    always @(posedge clk or negedge rst_n) begin
11        if (!rst_n) begin
12            mem_data_out <= 0;
13        end else if (mem_wr) begin
14            // Store operation
15            // For simplicity, we do not actually store data to a real memory array
16        end else begin
17            // Load operation
18            // For simplicity, we just pass through the data
19            mem_data_out <= mem_data_in;
20        end
21    end
22
23endmodule

ALU 模块

verilog

深色版本

1module alu (
2    input wire [31:0] a,
3    input wire [31:0] b,
4    input wire [2:0] op,
5    output reg [31:0] result
6);
7
8    always @(*) begin
9        case (op)
10            3'b000: result = a + b;  // ADD
11            3'b001: result = a - b;  // SUB
12            3'b010: result = a & b;  // AND
13            3'b011: result = a | b;  // OR
14            3'b100: result = a ^ b;  // XOR
15            3'b101: result = a << b; // SLL
16            3'b110: result = a >> b; // SRL
17            default: result = 0;
18        endcase
19    end
20
21endmodule

4.2 访存阶段模块实现

接下来，我们实现访存阶段模块，该模块将根据指令的不同类型执行加载或存储操作。

verilog

深色版本

1module mem_stage (
2    input wire clk,
3    input wire rst_n,
4    input wire [31:0] addr,
5    input wire [31:0] mem_data_in,
6    input wire mem_wr,
7    output reg [31:0] mem_data_out
8);
9
10    // 内存模块实例化
11    wire [31:0] mem_out;
12    memory mem_inst (
13        .clk(clk),
14        .rst_n(rst_n),
15        .addr(addr),
16        .mem_wr(mem_wr),
17        .mem_data_in(mem_data_in),
18        .mem_data_out(mem_out)
19    );
20
21    // 用于加载和存储的控制逻辑
22    always @(posedge clk or negedge rst_n) begin
23        if (!rst_n) begin
24            mem_data_out <= 0;
25        end else begin
26            mem_data_out <= mem_out;
27        end
28    end
29
30endmodule

5. 测试模块

为了验证上述模块的正确性，我们可以编写一个测试模块来模拟内存访问操作。

verilog

深色版本

1module test;
2
3    // 时钟信号
4    reg clk;
5    always #5 clk = ~clk;
6
7    // 重置信号
8    reg rst_n = 1'b1;
9
10    // 地址信号
11    reg [31:0] addr;
12
13    // 写使能信号
14    reg mem_wr;
15
16    // 输入数据信号
17    reg [31:0] mem_data_in;
18
19    // 输出数据信号
20    wire [31:0] mem_data_out;
21
22    // 访存阶段模块实例化
23    mem_stage mem_inst (
24        .clk(clk),
25        .rst_n(rst_n),
26        .addr(addr),
27        .mem_data_in(mem_data_in),
28        .mem_wr(mem_wr),
29        .mem_data_out(mem_data_out)
30    );
31
32    initial begin
33        // 测试加载操作
34        addr = 32'h12345678;
35        mem_wr = 0;
36        mem_data_in = 32'hDEADBEEF;
37        #50;
38
39        // 测试存储操作
40        mem_wr = 1;
41        mem_data_in = 32'hCAFEBABE;
42        #50;
43
44        // 检查结果
45        if (mem_data_out == 32'hDEADBEEF) begin
46            $display("Test passed for load.");
47        end else begin
48            $display("Test failed for load.");
49        end
50
51        if (mem_data_out == 32'hCAFEBABE) begin
52            $display("Test passed for store.");
53        end else begin
54            $display("Test failed for store.");
55        end
56
57        $finish;
58    end
59
60endmodule