手把手教你自己动手写cpu（4.2.4）--回写阶段实现

最新推荐文章于 2024-09-26 20:31:43 发布

小蘑菇二号

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分类专栏：手把手教你写CPU 文章标签： fpga开发

本文链接：https://blog.csdn.net/MHD0815/article/details/142365950

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回写阶段（Write Back, WB）是CPU流水线中的最后一个阶段，其主要任务是将执行阶段产生的结果写回到寄存器文件中。这一阶段确保了计算结果被正确存储，从而可供后续指令使用。

1. 回写阶段的任务

回写阶段的主要任务包括：

写回结果：将执行阶段产生的结果写回到指定的寄存器中。
更新状态：根据需要更新相关状态寄存器，例如条件码寄存器。

2. 硬件组件

为了实现回写阶段，我们需要以下硬件组件：

寄存器文件（Register File）：存储所有的寄存器数据。
控制逻辑：用于控制写回操作。

3. 控制逻辑

控制逻辑负责协调各个硬件组件的工作，确保结果被正确写回。回写阶段的控制逻辑通常包括以下几个步骤：

获取结果：从执行阶段获取计算结果。
确定目标寄存器：根据指令的要求确定要写入哪个寄存器。
写回结果：将结果写回到指定的寄存器中。

4. Verilog 实现

接下来，我们将使用Verilog来实现回写阶段。假设我们已经有了一个简单的寄存器文件模块。

4.1 寄存器文件模块

首先定义一个寄存器文件模块，用于存储寄存器数据。

verilog

深色版本

1module register_file (
2    input wire clk,
3    input wire rst_n,
4    input wire [4:0] write_reg_addr,
5    input wire [31:0] write_data,
6    input wire reg_write,
7    output reg [31:0] read_data1,
8    output reg [31:0] read_data2
9);
10
11    parameter NUM_REGS = 32;
12    reg [31:0] regs[NUM_REGS];
13
14    always @(posedge clk or negedge rst_n) begin
15        if (!rst_n) begin
16            for (int i = 0; i < NUM_REGS; i = i + 1)
17                regs[i] <= 0;
18        end else if (reg_write) begin
19            regs[write_reg_addr] <= write_data;
20        end
21    end
22
23    assign read_data1 = regs[5'd0];  // Example: Read from register 0
24    assign read_data2 = regs[5'd1];  // Example: Read from register 1
25
26endmodule

4.2 回写阶段模块实现

接下来，我们实现回写阶段模块，该模块将根据指令的不同类型将结果写回到指定的寄存器中。

verilog

深色版本

1module wb_stage (
2    input wire clk,
3    input wire rst_n,
4    input wire [31:0] result,
5    input wire [4:0] write_reg_addr,
6    input wire reg_write,
7    input wire [31:0] read_data1,
8    input wire [31:0] read_data2,
9    output reg [31:0] final_result
10);
11
12    // 寄存器文件模块实例化
13    wire [31:0] read_data1_wb;
14    wire [31:0] read_data2_wb;
15    reg_file reg_file_inst (
16        .clk(clk),
17        .rst_n(rst_n),
18        .write_reg_addr(write_reg_addr),
19        .write_data(result),
20        .reg_write(reg_write),
21        .read_data1(read_data1_wb),
22        .read_data2(read_data2_wb)
23    );
24
25    // 用于写回的控制逻辑
26    always @(posedge clk or negedge rst_n) begin
27        if (!rst_n) begin
28            final_result <= 0;
29        end else begin
30            final_result <= result;
31        end
32    end
33
34endmodule

5. 测试模块

为了验证上述模块的正确性，我们可以编写一个测试模块来模拟回写操作。

verilog

深色版本

1module test;
2
3    // 时钟信号
4    reg clk;
5    always #5 clk = ~clk;
6
7    // 重置信号
8    reg rst_n = 1'b1;
9
10    // 写入寄存器地址
11    reg [4:0] write_reg_addr;
12
13    // 写入数据
14    reg [31:0] write_data;
15
16    // 写入使能信号
17    reg reg_write;
18
19    // 读取数据
20    wire [31:0] read_data1;
21    wire [31:0] read_data2;
22
23    // 最终结果
24    wire [31:0] final_result;
25
26    // 回写阶段模块实例化
27    wb_stage wb_inst (
28        .clk(clk),
29        .rst_n(rst_n),
30        .result(write_data),
31        .write_reg_addr(write_reg_addr),
32        .reg_write(reg_write),
33        .read_data1(read_data1),
34        .read_data2(read_data2),
35        .final_result(final_result)
36    );
37
38    initial begin
39        // 测试写回操作
40        write_reg_addr = 5'd0;  // 写入寄存器0
41        write_data = 32'hDEADBEEF;
42        reg_write = 1;
43        #100;
44
45        // 检查结果
46        if (final_result == 32'hDEADBEEF) begin
47            $display("Test passed for write back.");
48        end else begin
49            $display("Test failed for write back.");
50        end
51
52        $finish;
53    end
54
55endmodule