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Verilog 是一种硬件描述语言(Hardware Description Language,HDL),主要用于数字和混合信号模拟电路的设计与建模。它是设计和验证电子系统的关键工具之一,特别是在集成电路(IC)和现场可编程门阵列(FPGA)的设计中。以下是关于 Verilog 的简要介绍:
Verilog 的历史与发展
Verilog 最初是在1980年代中期由GDA(Gateway Design Automation)公司开发的一种专有语言。随着该公司被 Cadence Design Systems 收购,Verilog 成为了一个开放标准,并于1995年捐赠给了 Open Verilog International(OVI)。后来 OVI 与 VHDL 标准化组织合并成为 Accellera,继续推动 Verilog 的发展。
Verilog 语言的标准是由 IEEE(电气与电子工程师协会)维护的,最新的版本是 IEEE 1800-2017,该标准也包含了 SystemVerilog 的扩展。