手把手教你学veriolg（五）--Verilog 基础语法详解

小蘑菇二号

于 2024-09-27 00:13:18 发布

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分类专栏：手把手教你学 Verilog 文章标签： fpga开发

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Verilog 基础语法详解

Verilog 是一种用于描述数字和模拟电路的硬件描述语言（HDL）。它允许开发者以一种高层次的方式描述电路的行为和结构，并且可以用于电路的仿真和综合。以下是 Verilog 的基础语法介绍，帮助你入门这门语言。

1. 基本结构

一个完整的 Verilog 文件通常包含以下部分：

模块定义：定义一个模块，包括输入输出端口。
端口列表：列出模块的所有输入和输出端口。
内部信号声明：声明模块内的中间信号。
逻辑描述：描述模块的行为逻辑。
实例化其他模块：可以在一个模块内实例化其他模块。
端口映射：将当前模块的端口与被实例化模块的端口对应起来。

示例：基本的 Verilog 模块

verilog

深色版本

module full_adder(a, b, cin, sum, cout);
    input a, b, cin; // 输入端口
    output sum, cout; // 输出端口

    wire s1, s2; // 内部信号声明

    // 逻辑描述
    assign s1 = a ^ b; // XOR
    assign s2 = s1 ^ cin; // XOR
    assign sum = s2; // 输出
    assign cout = (a & b) | (cin & s1); // OR AND
endmodule

2. 数据类型

Verilog 支持多种数据类型，以下是其中一些常用的数据类型：

wire：表示组合逻辑电路中的连线。
reg：表示时序逻辑电路中的寄存器。
integer：整数类型。
real：浮点数类型。
time：时间类型。
string：字符串类型。
logic：逻辑类型，是 wire 和 reg 的超集，可以指定位宽。
bit：位类型，通常用于低级硬件描述。

示例：使用不同数据类型的模块

verilog

深色版本

module data_types_example;
    wire [3:0] a; // 4-bit wide wire
    reg [3:0] b; // 4-bit wide reg
    integer i; // integer type
    real f; // real number type
    string name = "John"; // string type
    logic [7:0] byte; // 8-bit logic vector
    bit [7:0] byte_bit; // 8-bit bit vector
endmodule

3. 端口声明

端口声明用于定义模块的输入输出接口。端口可以是标量或向量类型。

标量端口：input, output, inout。
向量端口：通过 [high:low] 指定位宽。

示例：端口声明

verilog

深色版本

module port_example(input clk, input [3:0] data_in, output reg [3:0] data_out);
endmodule

4. 运算符

Verilog 支持多种运算符，包括逻辑运算符、算术运算符、关系运算符等。

逻辑运算符：&, |, ^, ~&, ~|, ~^, &&, ||, !.
算术运算符：+, -, *, /, %.
关系运算符：==, !=, ===, !==, <, <=, >, >=.
移位运算符：<<, >>.
位运算符：&, |, ^, ~.

示例：使用运算符

verilog

深色版本

module arithmetic_example(input [3:0] a, input [3:0] b, output [3:0] result);
    assign result = a + b; // 加法运算
endmodule

5. 时序逻辑

时序逻辑使用 always 块来描述，根据触发事件的不同，可以是时钟上升沿、下降沿等。

示例：时序逻辑

verilog

深色版本

module sequential_logic(clk, reset, enable, output);
    input clk, reset, enable;
    output reg output;

    always @(posedge clk or posedge reset) begin
        if (reset) begin
            output <= 1'b0;
        end else if (enable) begin
            output <= ~output;
        end
    end
endmodule

6. 顺序逻辑

顺序逻辑同样使用 always 块来描述，但是没有显式的时钟或触发信号。

示例：顺序逻辑

verilog

深色版本

module combinational_logic(input a, b, c, output z);
    always @(*) begin
        if (a && b) z = c;
        else z = 1'b0;
    end
endmodule

7. 条件语句

Verilog 支持 if, else, case 等条件语句。

示例：条件语句

verilog

深色版本

module conditional_logic(input [1:0] sel, input [7:0] a, b, output [7:0] out);
    always @(sel, a, b) begin
        case (sel)
            2'b00: out = a;
            2'b01: out = b;
            2'b10: out = a + b;
            2'b11: out = a & b;
            default: out = 8'hFF;
        endcase
    end
endmodule

8. 循环语句

Verilog 支持 for, while 等循环语句。

示例：循环语句

verilog

深色版本

module loop_example(output [7:0] out);
    integer i;
    reg [7:0] temp = 8'h00;

    always begin
        for (i = 0; i < 8; i = i + 1) begin
            temp[i] = 1'b1;
        end
        out = temp;
    end
endmodule

9. 函数和任务

Verilog 支持定义函数和任务来封装代码。

函数：返回一个值。
任务：不返回值。

示例：函数和任务

verilog

深色版本

module function_task_example(input [3:0] a, output [3:0] b);
    function [3:0] add_one;
        input [3:0] x;
        add_one = x + 1;
    endfunction

    task print_value;
        input [3:0] val;
        $display("Value is %d", val);
    endtask

    initial begin
        b = add_one(a);
        print_value(b);
    end
endmodule

10. 注释

Verilog 支持两种注释风格：

单行注释：//
多行注释：/* */

示例：注释

verilog

深色版本

module example_module(input clk, input rst, output reg led);
    // This is a single-line comment.
    /*
    This is a multi-line comment.
    It can span multiple lines.
    */

    always @(posedge clk or posedge rst) begin
        if (rst) begin
            led <= 1'b0;
        end else begin
            led <= ~led;
        end
    end
endmodule