手把手教你学PCIE（2.1.32）--PCIe基本概念：PCIe 链路训练过程-PCIe 物理层初始化：PCIe 物理层初始化的链路训练准备

最新推荐文章于 2024-11-21 23:12:26 发布
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分类专栏： 手把手教你学 PCIe 专栏简介 文章标签： pcie
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版权

目录

1. 硬件复位

复位信号

复位过程

2. 配置空间初始化

配置空间

配置空间访问

3. 链路能力检测

读取链路能力

链路宽度协商

链路速率协商

设置链路宽度和速率

4. 链路训练序列的准备

发送训练序列

接收训练序列

链路状态同步

链路校验

详细步骤

硬件复位

配置空间初始化

链路能力检测

链路训练序列的准备

示例代码

注意事项

PCIe 物理层初始化的链路训练准备是确保链路两端设备能够正确通信的关键步骤。链路训练准备包括硬件复位、配置空间初始化、链路能力检测和链路训练序列的准备。以下是详细的步骤和方法，帮助你在 PCIe 物理层初始化过程中进行链路训练准备：

1. 硬件复位

复位信号
  • 复位引脚：PCIe 设备通常有一个复位引脚（如 PERST#），用于接收复位信号。
  • 复位信号源：复位信号通常由主板上的南桥或北桥芯片提供，也可以由外部复位电路生成。
复位过程
  • 复位信号持续时间：复位信号需要保持一段时间（通常是几百微秒），以确保所有内部状态机和寄存器都被清零。
  • 复位释放：当复位信号释放（即复位引脚变为高电平）时，设
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手把手教你学PCIE（2.1.30）--PCIe基本概念：PCIe 链路训练过程-PCIe 物理层初始化：PCIe 物理层初始化的链路对端检测
MHD0815的博客
10-27 693
PCIe（Peripheral Component Interconnect Express）物理层初始化中的链路对端检测是确保链路两端设备能够正确通信的重要步骤。链路对端检测涉及多个阶段，包括链路训练、链路状态同步和链路校验等。
手把手教你学PCIE（2.1.29）--PCIe基本概念：PCIe 链路训练过程-PCIe 物理层初始化：PCIe 物理层初始化的复位和初始化
MHD0815的博客
10-27 568
PCIe（Peripheral Component Interconnect Express）物理层初始化的复位和初始化是确保设备能够正确启动并进入正常工作状态的关键步骤。物理层初始化包括硬件复位、配置空间初始化、链路训练和最终的功能初始化。
PCIe链路层训练过程
qq_24722893的博客
10-25 1万+
PCIe link 协议： 本部分主要目的是host在识别枚举PCIe设备之前，设备与主机在PCIe链路上都发生了什么事情，,主要流程为上电后两侧根据PCIe总线协议进入LTSSM流程，主要分为以下几个方面去介绍： 1，什么是 symbol lock和bit lock PCIe总线的的接收端链路上没有时钟，因此获取时钟的办法是通过接收到发送端发过来的报文信息（带有时钟信息）来获取时钟信息，将此过程称之为bit lock，同理symbol lock表示PCIe链路上获取开始训练的标记符COM字符的过程。 2，
【PCIE链路训练介绍】
最新发布
li_kin的博客
11-21 1065
PCIE链路训练
PCIe总线的链路训练
whm128的博客
07-17 1481
LTSSM是链路训练里面一个比较重要的状态机。 在进行总线链路训练时，将使用LTSSM状态机。总共由11个状态组成，如下图 PCie链路的初始化过程较为复杂，Pcie总线进行链路训练时，将初始化Pcie设备的物理层，发送接收模块和相关的链路状态信息，当链路训练成功结束后，PCIe链路两端的设备可以进行通讯。链路训练主要由硬件逻辑完成，而无需系统软件的参与。此外当PCie设备从低功耗状态返回到正常工作模式时，或者PCie出现错误时，也需要进行重新连接。
PCIe链路训练link training
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03-28 1万+
1. 链路训练基本概念 PCIe总线中的链路初始化与训练（Link Initialization & Training）是一种完全由硬件实现的功能，处于PCIe体系结构中的物理层。整个过程由链路训练状态机（Link Training and Status State Machine，LTSSM）自动完成，也就说基本没有数据链路层和事务层啥事。 LTSSM在PCIe体系结构中的位置的示意图如下： 在系统复位后，会自动进行链路训练，以达成以下目标：位锁定（Bit Lock）、字符锁定（Symbol L
PCIe链路训练link training--举例波形分析
Lucky
03-30 1万+
1. 时钟与接口速率关系 DUT采用synopsys PCIe Controller IP 作为End Port。DUT一共有4条Lane, Pipe Width 为32bit, PCIe最大速率为Gen4.0。 其中波形中以rc_xx为标志的信号均为rc侧pipe interface, 比如rc_rate表示当前接口速率： 3‘b000 : 表示为PCIe Gen1 3’b001 : 表示为PCIe Gen2 3’b010 : 表示为PCIe Gen3 3’b011 : 表示为PCIe Gen4 P
手把手教你学PCIE（2.1.31）--PCIe基本概念：PCIe 链路训练过程-PCIe 物理层初始化：PCIe 物理层初始化的链路宽度和速率检测
MHD0815的博客
10-27 600
在 PCIe 物理层初始化过程中，链路宽度和速率检测是确保链路两端设备能够正确通信的重要步骤。链路宽度决定了链路的最大带宽，而链路速率则决定了每个 lane 的传输速度。
手把手教你学PCIE（2.1.28）--PCIe基本概念：PCIe 链路训练过程-PCIe 物理层初始化：pcie的电气特性检查
MHD0815的博客
10-27 513
PCIe（Peripheral Component Interconnect Express）的电气特性检查是确保 PCIe 设备能够正确、可靠地工作的重要步骤。电气特性检查涉及多个方面，包括信号完整性、电源完整性、时序要求和噪声抑制等。
PCIe链路训练学习 （持续更新中）
DAzhutizi_a的博客
10-31 4308
，则下一个状态是polling active。②然后向使用该链路的所有“未检测成功的lane”向对端重新发送“Receiver Detection Sequence” 如果与第一次检测结果相同，物理层将这些“不使用的lane”设置成Elecctrial Idle 状态 进入polling状态，否则进入Detect Quiet状态。该状态的主要作用是调整PCIe链路使用的数据传输速率，当一个PCIe链路两端的设备支持高于2.5GT/s的数据是传送乐意首先进入该状态，改变PCIe链路的数据传送率。
PCIe教程.rar
10-14
PCIE学习参考资料，极具价值，典藏版，无论是硬件设计还是代码设计都可以参考的教程
PCIE 架构基础教程
04-30
PCI Express System Architecture provides an in-depth description and comprehensive reference to the PCI Express standard. The book contains information needed for design, verification, and test, as well as background information essential for writing low-level BIOS and device drivers. In addition, it offers valuable insight into the technology's evolution and cutting-edge features.
pcie资料总结.docx
05-28
包括pcie 的基本概念和结构，枚举，资源分配。配置空间的介绍，pcie 链路训练状态机，能力链表， 调试。
PCIe链路训练过程详解
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11-10 4707
接口速度决定SSD的性能上限。如今，PCIe SSD正全面进入PCIe 4.0时代，并向速度更快的PCIe 5.0进发。为避免PCIe链路以较低的速率工作导致PCIe SSD性能下降（如PCIe 4.0的SSD以PCIe 1.0速率工作），自PCIe 2.0开始，PCIe SSD在初始化过程中，会在链路训练（Link Training）阶段进行链路信号质量、速率、链路宽度的调节，它由链路训练状态机（Link Training and Status State Machine，以下简称LTSSM）自动完成。
PCIE集成验证(三）链路训练，枚举，BAR配置
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09-19 2021
PCIE初始化流程包括PHY加载fireware程序，链路训练，设备枚举，能力寄存器配置，BAR空间分配等。
PCIe链路训练基础（一）
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2.5GT/s的速率是必须要支持的，而且在每次reset之后都是在这个速率下进行训练的。Recover状态又被称为Link Re-Training，有很多原因会导致状态机进入此状态，例如：从L1状态恢复，变更带宽（改变速率和lane width）等，在这个状态下Link会按照需要被重新训练之后再返回L0状态。链路初始化和训练是基于硬件的行为，依靠的是物理层进行控制。电源管理软件可能会将设备置于低功耗状态（D1，D2，D3hot，D3cold），相应的也会将电源管理状态置位L1或者L2。
2.4.1 PCIe——物理逻辑层——链路训练状态机
知识，既贵，又便宜。
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该过程的主要目的是host在识别枚举PCIe设备之前，设备与主机在PCIe链路上都发生了什么事情，主要流程为上电后两侧根据PCIe总线协议进入LTSSM流程;该过程是一套硬件自动化的流程，链路双方自动协商速率和宽度，调节发送和接收参数，从而达到最佳信号质量。 根据信号完整性的不同，尽管Root port支持PCIe Gen3/4，但主板走线有问题，有干扰，可能只能Training出Gen2，甚至Gen1的速度来。
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张公子：桃花落影飞神剑，碧海潮生按玉箫。欢迎共赴知识与乐趣的探索之旅！
05-31 1554
物理层的主要职责是处理所有的Packet数据物理传输，发送端数据分发到各个Lane传输（stripe），接收端把各个Lane上的数据汇总起来（De-stripe），每个Lane上加扰（Scramble，目的是让0和1分布均匀，去除信道的电磁干扰EMI）去扰（De-scramble)，以及8/10或者128/130编码解码，等等。在计算机系统中，只有系统软件可以为 PCIe 设备内部的资源指定合适的地址，而 PCIe 设备能做的就是告诉系统软件该设备内部可访问的资源大小、资源类型和资源特性。
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