Miss_Zhang1的博客

3、双击运行刚刚复制的patch64_dll.bat，稍等片刻会自动生成一个TXT(LICENSE)文件，将其另存名为LICENSE.TXT的文件，另存路径为modelsim安装目录下的win64文件夹；5、设置电脑环境变量，把变量名设置为MGLS_LICENSE_FILE，变量值为LICENSE.TXT的路径，即C:\tools\modelsim\win64\LICENSE.TXT。2、进入modelsim安装目录下的win64文件夹下，找到mgls.dll、mgls64.dll文件，去掉只读属性；

不能只编译glbl.v文件，还需要把glbl.v文件添加至顶层文件。在顶层文件中例化该.v。使用modelsim单独仿真。

对于大工程，一个工程会包含许多子模块，每个子模块内部会包含许多信号。为了debug信号，需要把信号添加至wave，wave窗口中包含许多信号，会分不清是哪个子模块的，该文章可快速解决该问题。

xilinx提供了PCS+PMA,(MAC层也有IP核，但需要购买license)。如果Length/Type=0x8100/0x88A8表示该帧是VLAN；Length/Type=0x8808表示该帧是流控帧(PAUSE,MAC层控制帧)。MAC顶层模块接口信号模仿xilinx官方提供的10G Ethemet MAC(15.1)接口，且接口信号时序大家可差看官方提供的pdf资料。在进行连续帧发送时，发送完一帧数据后，需要等待一段时间，才能发送下一帧数据，其中等待一段时间称为帧间隔。

以前都是使用modelsim的GUI界面，为了显得自己很牛叉，准备学习下使用tcl命令脚本操作。下面详细介绍下每天脚本命令含义。

在使用vivado关联modelsim的方式仿真时，会出现上面错误的原因，一般是没有关联modelsim的安装路径。

2、在弹出的Settings窗口中设置编译xilinx ip核库的路径。3、继续在弹出的Setings窗口中设置modelsim的安装路径。1、单击Tools，再单击Settings...

当一方的接收buffer达到阈值时，向对端发送pause帧，其中pause帧携带一个暂停时间参数，若该暂停时间参数不为0，则停止发送数据报文；若为0，则可以发送数据报文（即唤醒功能）。当buffer达到满阈值时，端口A向发送端发送PAUSE帧，通知发送端暂停发送一段时间(一段时间从pause帧内解析出)。例如：端口A接收报文时，会首先把接收到的报文缓存至buffer，如果处理报文不及时，会导致buffer满，出现丢帧情况。若不为0，本地计时，达到流控时间后，就可以发送报文，不需要等待流控时间为0的流控帧。

（如果参考时钟频率为312.5Mhz，则数据位宽可为32。321.5Mhz*32bit = 10000Mbps = 10Gbps）参考时钟频率为156.25Mhz，数据位宽为64。参考时钟频率为125Mhz,数据位宽为8。

PMA(Physical Medium Attachment,物理媒介适配层)，用于串并转换，该成集成了Serdes、发送缓存和接收缓存，时钟发生器和时钟恢复电路。PMD(Physical Media Dependent，物理介质相关子层)，一般用光模块代替实现光电/电光转换。PCS(Physical Coding Sublayer,物理编码子层)，包含线路编码和CRC校验编码。以太网物理层(PHY)，对数据帧进行编解码。图1为理论结构层，图2为实际项目工程结构。

以前都是使用vision画图，现在经常使用VSCode编写代码，为了电脑少安装软件，以后准备使用drawio(VSCode插件)画图。1、打开VSCode，点击扩展，在应用商店中搜索drawio;2、新建文件（文件后缀必须为.drawio）；

它是一种可有效降低处理器负担的存储传输方式。处理过程：处理器向DMA控制器发送一个存储传输请求，然后DMA控制器来做这个存储事务。DMA控制器必须得到的信息有源地址、目的地址和传输长度。3、DMA完成数据传输后，向处理器发送中断，告知其DMA传输可以关闭了。2、DMA控制器完成存储传输事务；1、处理器发出一个DMA命令；

L1 Cache最小，一般是8~128KB，它是SRAM，故与处理器有相同的速度。L1Cache分为两类，分别为数据Cache和指令Cache。L2Cache和L2Cache都是用DRAM实现的。它是用电容保存1位数据。电容会漏电，所以需要周期性刷新，才能保存数据。DRAM内部的存储控制器通过读每个存储单元的状态后再写回去来实现不断刷新。它是位于CPU和主存储器之间的存储器，访问时间比主存储器小，不能通过系统总线访问。它是用锁存器来保存数据。4~6个锁存器才能保存一位，所以它的面积更大。

Pipeline Stages:当选择0时，计算结果P的outdelay=0;当选择1时，计算结果P的outdelay=1;当选择2时，计算结果P的outdelay=2;.......当选择30时，计算结果P的outdelay=30;Constant Coefficient Multiplier:固定系数乘法器，即只有一个数据输入；Parallel Multiplier:并行乘法器，即输入数据A和B可变；Data Type:Unsigned(无符号)、Signed(有符号)1、multiplier调用。

异或是按位操作符，两个比特位相同时，结果为0；

语言文字描述不清晰，直接上例子。

可使用source命令，使用一个.tcl文件调用另一个.tcl文件。如下：source xx.tcl。

第一步：把define.v文件添加至工程，并设置成"Set Global Include"第二步：把define.v文件类型设置成Verilog Header。