verilog中reg只能在always块内使用_always块能只能用reg

reg只能用在always块内：

尝试在modelsim中编译：

reg [3:0] c;
c <= 4'b1100;
//报错如第一张图
reg [3:0] c;
c = 4'b1100;
//报错如第二张图

always块内只能用reg：

大体来说，reg和wire类似于C、C++的变量，但若此变量要放在begin...end之内，则该变量只能是reg型；在begin...end之外，则用wire型； 使用wire型时，必须搭配assign；reg型可以不用。 input、output、inout预设值都是wire型。 在Verilog中使用reg型，并不表示综合出来就是暂存器register：在组合电路中使用reg，组合后只是net；在时序电路中使用reg，合成后才是以Flip-Flop形式表示的register触发器。（蓝色的这部分文字出自这篇博客https://blog.csdn.net/u012158332/article/details/80965063）