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dft_user_guide

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ATPG diagnose

ScanDEF 用于记录Scan chain 的信息，以在不同的工具中传递，如ATPG 工具跟P&R 工具。目前常用的ScanDEF 版本是5.5，其格式如下：ScanDEF 由如下几部分组成（注：由于目前常用的是muxed scan style, 以下叙述都是基于muxed scan style, 关于LSSD scan style 如有兴趣，可私聊。）：numScanChains:表示ScanDEF 中chain 的数目；ScanDEF 中chain 的数目跟设计中实际scan ch

scan cell有两种不同的input：1)data input：由电路的combinational logic驱动；2)scan input：由另一个scan cell驱动，从而形成scan chain；在normal/capture mode下，data input来驱动output；在shift mode下，scan input来驱动output；几种scan_cell：muxed-D scan，clockd-scan，level-sensitive scan design(LSSD)；

DFT - 对芯片测试的理解（二） 详解参考： https://www.docin.com/p-2014360649.htmlThe basic view of DFT scan chain这图很好的理解，Pre DFT时，将 DFF 换成 scan-FF ，让电路具备三种模式的切换。Function mode：即chip正常的工作模式。此时SE=0。Shift mode: 此时SE=1，选择Scan模式，并注入期望的SI序列，这样可以让每个 scan cell 有一个确定的值。然后切换回f

DFT - 对芯片测试的理解（一） 初识总结—>详细论述和分析为什么要做DFT芯片生产过程中，导致的物理缺陷。DFT用来测试芯片质量，看是否在生产过程中，因为物理制造过程，导致芯片损坏的问题。即不是检查芯片的功能是否正常，只检查芯片的内部连线等等，是否都正确连接到。以前想的是，可以直接设计一个功能测试脚本程序，如果脚本程序运行结果正确，同样可以检查出芯片是否完好。这样做的好处是，不用再在芯片内部插入DFT，简化设计，并且减少MUX等逻辑资源。但不好的地方是，测试脚本要按照芯片功能来编写

使用DC Ultra 进行综合，tool default 打开该命令compile_seqmap_identify_shift_registers true.综合时已经设置了 dont_touch 工具无法替换其类型, 会产生 TEST-121 info in compile.log。Lib 中没有等效scan cell 可以替换，会产生TEST-120 info in compile.log。设置 cell 属性 scan_element == false 。...

最近在做TOP scan integration 的时候发现了一个比较严重的问题，工具在做scan insertion 的时候会动到DFF D pin.其中，在做TOP 整合的时候大概有以下几种模式来做.subsys 做完scan insertion,输出ctlddc / ctl 给TOP 层进行整合.TOP + subsys ctlddc / ctl+empty.v 进行TOP 整合.TOP 直接top down 处理，直接所有subsys RTL 吃进去编译，然后进行scan inser

Latch功能Latch的电路结构如下图：Latch电路结构当 E = 1 时，latch直传（transparent），D端信号的变化会即时反应在Q端；当 E = 0 时，latch关断（closed），Q端保持关断瞬间D端的值。设计中使用Latch的好处是，相比寄存器的面积更小，功耗更低，可以从后级电路进行time borrowing，更容易满足setup time，然而坏处是ST...

Control JTAG from your PCYou use a “JTAG cable” to control a JTAG bus from a PC. The JTAG cable is just a way to control the four JTAG signals from the PC.The JTAG cable might connect to a PC’sPara...

这位老哥讲的挺好。可以拿来直接学习.传送门https://www.cnblogs.com/IClearner/p/6621967.html

一：逻辑综合的概述synthesis = translation + logic optimization + gate mapping1：Translation主要把描述RTL级的HDL语言，在约束下转换成DC内部的同意用门级描述的电路，以GTECH或者没有映射的ddc形式展现2：logic optimization逻辑优化，就是把统一用门级描述的电路进行优化，例如把路径调整一下，门改...

说起wire load model，IC设计EDA流程工程师就会想到DC的两种工具模式：线负载模式(wire load mode)和拓扑模式(topographicalmode)。为什么基本所有深亚微米项目都使用拓扑模式而不是wireload模式？现在还有必要了解wire load model么？其实wire load model是十分经典基础的模型，除了DC，许多EDA工具依然采用这一模型，了解...

对于普通嵌入式系统爱好者来说，不太可能花太多的钱去买比较高档的调试仿真工具来调试我们自己的目标板，最经济的做法就是自己制作一个简单JTAG 线缆用来烧写flash，先将bootloader固化到flash中，因为bootloader编译出来都很小，一般几十KB，最多几百KB，用简易 JTAG烧写不需要多少时间，如果顺利，bootloader能够正常工作，那么就可以在bootloader菜单中通过串...

Boundary scan cell Introductory from IEEE-JTAG-1149

如果使用RAM Sequential mode:RAM 必须在LOAD/UNLOAD期间处于稳定状态.RAM read_en/wrire_en 必须在测试mode下可控制.如果scan clock 也被当做使用RAM clock,需要注意在scan shift 的时候 read_en / write_en 需要被关掉 —> scan shift mode, 没有scan chain ...

在做DFT的时候会有多种Fault Models,大多数默认会上Stuck-at and Transition 这两种Fault Models,其余的会根据DPPM要求以及客户的需求来增加Fault Models 和对应的test pattern.下面来简单介绍下这几种Fault Models:Stuck-at: 来检测post-silicon上tie hight & tie lo...

DFT测试-OCC电路介绍SCAN技术，也就是ATPG技术-- 测试std-logic, 主要实现工具是：产生ATPG使用Mentor的 TestKompress和synopsys TetraMAX；插入scan chain主要使用synopsys 的DFT compiler。通常，我们所说的DCSCAN就是normal scan test 即慢速测试，测试频率是10M-30M ,AC SCAN...