【ASIC设计】Verilog 程序语法小知识（补漏篇）

Verilog小知识

• 宏定义前面是加上 `

`define clock_period 20

• always 多行可以不加begin和end

always@(posedge Clk50M or negedge Rst_n)
if(Rst_n == 1'b0)
	led <= 1'b1;
else if(cnt == 25'd24_999_999)
//else if(cnt == 25'd24_999)  //仅为测试
	led <= ~led;
else
	led <= led;

• if/else多行必须加begin和end

• repeate用法

repeat(30)begin
	Cin = 1'b1;
	#`clock_period;
	Cin = 1'b0;
	#(`clock_period*5);
end

• 输入输出管它先定义为input 和 output，若后面再过程块（initial和always）中使用，在将具体的变量包括输入输出定义为reg！

output [7:0]out;//输出端口
reg [7:0]out;

• testbench中仿真文件中的 input 对应设置为 reg 类型；output 对应设置为 wire 类型。

• timescale 是仿真文件用的

`timescale 1ns/1ns //仿真时间单位1ns，精度1ns

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程序易错记录

• tb文件的moudule是直接模块名后面加分号的

module BCD_Couneter_tb;

• 例化模块的时候，中间各个变量是逗号隔开，最后是一个变量后面什么也不加，例化完成后在括号后面加分号

BCD_Counter BCD_Counter0(
    .Clk(Clk),
    .Cin(Cin),
    .Rst_n(Rst_n),
    .Cout(Cout),
    .q(q)
);

• endmodule后面没有分号