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RSS订阅转载 FPGA开发之RAM IP的使用
CORE Generator里有很多的IP核，适合用于各方面的设计。一般来说，它包括了：基本模块，通信与网络模块，数字信号处理模块，数字功能设计模块，存储器模块，微处理器，控制器与外设，标准与协议设计模块，语音处理模块，标准总线模块，视频与图像处理模块等。在Xilinx的IP核里有xilinx core generator 里面的memory interface generator 和block ...
2018-05-29 18:26:02
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原创 基于FPGA的IP核RAM的设计和调用
介绍IP核：IP（知识产权）核将一些在数字电路中常用但比较复杂的功能块，如FIR滤波器，SDRAM控制器，PCI接口等做成一个“黑盒”或者可修改参数的模块，供设计者使用。IP核包括硬IP与软IP。调用IP核能避免重复劳动，大大减轻设计人员的工作量。首先，使用Xilinx ISE建立一个RAM的IP核。步骤如下：1）用ISE Project Navigator 新建一个工程，命名为IP_RAM，右击...
2018-05-29 18:04:30
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原创 使用ISE创建IP核（以加法器的IP核建立为例）
IP核介绍：IP（知识产权）核将一些在数字电路中常用但比较复杂的功能块，如FIR滤波器，SDRAM控制器，PCI接口等做成一个“黑盒”或者可修改参数的模块，供设计者使用。IP核包括硬IP与软IP。调用IP核能避免重复劳动，大大减轻设计人员的工作量。IP Core生成器（Core Generator）是Xilinx FPGA设计中的一个重要设计工具，提供了大量成熟的、高效的IP Core为用户所用，...
2018-05-28 19:33:13
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原创 哈弗曼编码介绍
哈弗曼编码简介：哈夫曼编码是一种可变字长的无损编码方式。对于出现概率大的元素编以短字长的码，对于出现概率小的元素编以长字长的码，来实现平均码长最短。Huffman编码是一种应用广泛的可变长编码方式，是二叉树的一种特殊转化形式。利用哈夫曼树求得的用于通信的二进制编码称为哈夫曼编码。哈弗曼树中从根到每个叶子都有一条路径，对路径上的各分支约定：指向左子树的分支表示“0”码，指向右子树的分支表示“1”码，...
2018-05-27 20:38:24
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原创 读论文之《基于 FPGA 的并行全比较排序算法》
为什么介绍这种排序算法：最近在独立编写霍夫曼编码的verilog HDL设计程序，其中用到了排序模块，对一组数据进行排序，苦寻几天，最终找到了这个全新的适合硬件实现的排序算法，分享与此，以空间换时间的并行排序算法。十分感谢论文作者，看到这样的方法，我太激动了。并行全比较排序算法介绍：排序是一种重要的数据运算,传统的排序方法主要靠软件串行方式实现,包括冒泡法、选择法、计数法等,这些算法大多采用循环比...
2018-05-27 20:17:56
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原创 FIR滤波器设计（包括Verilog HDL设计以及MATLAB设计）
FIR滤波器设计滤波器原理：滤波器就是对特定的频率或者特定频率以外的频率进行消除的电路，被广泛用于通信系统和信号处理系统中。从功能角度，数字滤波器对输入离散信号的数字代码进行运算处理，以达到滤除频带外信号的目的。有限冲激响应（FIR）滤波器就是一种常用的数字滤波器，采用对已输入样值的加权和来形成它的输出。其系统函数为：其中表示延时一个时钟周期，表示延时两个周期。对于输入序列X[n]...
2018-05-24 20:37:13
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原创 巴克码相关器的verilog HDL设计
巴克码相关器 巴克码相关器原理：巴克码相关器能够检测巴克码序列峰值，并且能够在1bits错误情况下检测巴克码序列峰值。巴克码是20世纪50年代初R.H巴克提出的一种具有特殊规律的二进制码组。它是一个非周期序列，一个n位的巴克码（x1, x3, ... xn），每个码元只可能取值 +1或 -1 。而十一位的巴克码是11’b11100010010 。巴克码检测器输入是一位序列，需要先移至移位寄存器中，...
2018-05-22 20:08:35
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转载 FPGA从Xilinx的7系列学起（7）
3.最基本的DSP资源3.1 由FIR滤波器谈起随着各种应用复杂度的不断提升，传统的DSP和处理器的架构无法支持这么复杂的并行数据算法的需求。FPGA却恰好能够满足这样的需求。FPGA拥有大量的DSP计算单元能够帮助用户实现各种各样的复杂算法。拿FIR滤波器举个例子。如上图所示，这是一个典型的FIR滤波器，第一个图是FIR滤波器的公式，第二个图是FIR滤波器的一个框图。可以看到，FIR滤波器是线性...
2018-05-21 16:46:09
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转载 FPGA从Xilinx的7系列学起（6）
用户必须要认识到，学习一下技巧可以让更多的逻辑放在更少的Slice中，使工具能够达到既实现设计时序要求又满足用户对功耗的要求。而现在很多用户缺乏代码编写的想法，编写出一个有时序问题的设计。为了满足要求，就会不停修改，再综合再布局布线来满足自己的时序目标。其实，他们需要的是重新评估他们的HDL代码技术以及他们的控制信号。例如，如何使用这些D触发器呢？首先说明几个概念：所有触发器为D类型，所有的触发器...
2018-05-21 16:38:23
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转载 FPGA从Xilinx 的7系列学起（5）
2.4 BlockRAM的级联7系列BlockRAM存储器可以把两个相邻RAM使用专用的布线资源级联到一起。这个对于工程师的重要性在于仅仅级联两块RAM的时候，可以考虑节省不少的资源。从上面说讲述中，可以看出来，很显然不可以直接级联两个以上的的RAM。但是如果你是使用Spartan-6系列，那用户就不能考虑使用这个级联功能，因为他们并没有该功能。如果你想使用更大规模的RAM存储空间，那么你就借助I...
2018-05-21 16:33:14
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转载 FPGA从Xilinx的7系列学起（4）
2. 最基本的BlockRAM2.1 BlockRAM的初探BlockRAM资源对FPGA来说也是非常重要的，我们的很多设计用到了BlockRAM以后，可以变得设计非常灵活，这样我们就可以设计出很多高效能的应用。了解BlockRAM的一些情况，对我们来说也是一个很重要的事情。大家都知道，每个FPGA设计需要一定的内存资源。一般来说，相对于DDR来说小一点的空间，我们都是通过频繁调用的块RAM实现的...
2018-05-21 16:28:53
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转载 FPGA从Xilinx的7系列学起（3）
1.3再深入一点的了解CLB这个图有点大，但是太经典了，搞得我不得不放弃扔掉它的想法。是不是有人已经看迷糊了。那咱就慢慢的清晰呗。有时候也不一定要一开始明白，如果一开始明白，那么会越来越糊涂。那么这个是啥？这个就是一个Slice，这个Slice由几部分组成，4个六输入查找表，很多的复用器（multiplexers），一条自下而上的进位链（这个进位链被连接到四个触发器上的），8个FF的（4个的FF/...
2018-05-21 16:18:18
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2
转载 FPGA从Xilinx的7系列学起（2）
1. 最基本的CLBCLB是FPGA最最基本的单元，不能说是类似于质子和中子的概念，但也至少是原子和分子的概念了。如果是最根本的单元都无法能够很好的理解，那么其实很多FPGA的原理还是停留在一个写写代码，调调时序的小工程师的级别。我想，这应该不是我们所有年轻人的一个追求。1.1 CLB的初探首先CLB的最基本资源分为两种，一种是实现组合逻辑资源功能的，一般称为LUT。XILINX的LUT是6输入查...
2018-05-21 16:01:10
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转载 FPGA从Xilinx 的7系列学起（1）
FPGA进入到一个工艺越来越牛的境界，很多人在学习FPGA的时候还在墨守陈规的从Spartan3学起，还是在ISE开始着手，总是觉得工艺是类似的，方法也是类似的。在和很多工程师一起讨论的时候，就明确的告诉了他们，现在工艺的变化，FPGA已经进入到了一个很不一般的境界。正是这个境界的变化，让FPGA这个不太大众的芯片终于开始逐步的替代了ASIC和ASSP。不要觉得FPGA的东西也是一成不变，不要觉得...
2018-05-21 15:54:58
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转载 Xilinx FPGA器件中时钟资源的说明以及使用
xilinx 时钟资源分为两种：全局时钟和第二全局时钟。一、全局时钟资源Xilinx 全局时钟采用全铜工艺实现，并设计了专用时钟缓冲与驱动结构，可以到达芯片内部任何一个逻辑单元，包括CLB、I/O引脚、内嵌RAM、硬核乘法器等，而且时延和抖动都很小。对FPGA设计而言，全局时钟是最简单最可预测的时钟，最好的时钟方案是：由专用的全局时钟输入引脚驱动单个全局时钟，并用后者去控制设计中的每个触发器。全局...
2018-05-21 15:39:35
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转载 Xilinx FPGA全局时钟和第二全局时钟资源的使用方法
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM...
2018-05-21 15:31:46
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原创 序列信号产生器的verilog HDL 设计
用一个不断循环的状态机，循环产生序列信号001011。过程过于简单，我就不画状态图了。直接给出verilog HDL设计代码：//有限状态机方式实现001011序列信号产生器 module sequence_signal_fsm(clk, rst_n, dout); input clk, rst_n; output dout; reg dout; ...
2018-05-20 15:48:26
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转载 使用【Sources】源文件视图和RTL编辑器
使用【Sources】源文件视图和RTL编辑器PlanAhead允许导入多种不同类型的源文件，包括HDL和NGC核。在RTL编辑器中可以打开、编辑、开发RTL源文件。下面我们介绍【Sources】源文件视图和RTL编辑器的使用。1. 认识【Sources】源文件视图。源文件视图显示方式：在【Sources】源文件视图窗口单击，最大化此窗口，如图10-9所示。图10-9 【Sources】源文件视...
2018-05-20 13:30:46
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转载 PicoBlaze 设计实例
PicoBlaze 设计实例一、 设计要求1. PICOBLAZE 嵌入式系统，包括1 个8 位的方波输出口，一个驱动两位7 段LED 的输出口，一个时钟输入和一个中断输入。2. 在Spartan-3an starter 套件中实现。二、 设计过程1. 在ISE 11.x中建立一个新的项目，项目名为kcpsm3_int_test，并加入源文件kcpsm3.vhd，这仅仅是一个PicoBlaze控...
2018-05-20 13:30:40
2665
转载 PicoBlaze性能
PicoBlaze性能表12-4列出了PicoBlaze微控制器在不同的FPGA系列和不同的速度等级的器件中能达到的最高频率。通常情况下，如果对性能要求不是太高，最好是让PicoBlaze在低频下工作，因为它所处理的外设一般为低速设备，例如，串行通信，按键等。另外，低频工作也会减少等待周期，降低系统功耗。12.4 PicoBlaze在FPGA设计中的应用PicoBlaze以三种方式提供给设计者使用...
2018-05-20 13:30:34
1880
转载 PicoBlaze 指令存储器配置方式
PicoBlaze 指令存储器配置方式PicoBlaze微控制器实际上包含两个部分，分别是内核KCPSM3 和指令存储器ROM。为了确保在程序运行期间不会有写入操作，BRAM 的WE 端接地，如图12-18 所示。当然，除了这种方式，还会有多种其他方式，下面将一一介绍。图12-18 PicoBlaze 微控制器存储器的标准配置1K×18应用程序被编译后并被综合作为FPGA 实现的一部分，与FPGA...
2018-05-20 13:30:25
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转载 PicoBlaze输入/输出端口
PicoBlaze输入/输出端口PicoBlaze微控制器支持最大256个输入口和256 个输出口，PicoBlaze与输入和输出有关的信号在“PicoBlaze微控制器接口信号”部分有详细说明，包括PORT_ID[7:0]、IN_PORT[7:0]、OUT_PORT[7:0]、READ_STROBE WRITE_STROBE。在时序要求苛刻的设计中， 对PORT_ID 和数据路径允许两个时钟周期...
2018-05-19 21:14:54
1346
转载 PicoBlaze中断
PicoBlaze中断我们知道，PicoBlaze微控制器只提供一个中断输入口，如果设计中需要多个中断，可以在FPGA中用逻辑实现。图12-4 所示为一个简单的中断连接图，当有中断发生时，触发器的2端输出一个高电平， 当PicoBlaze响应中断信号INTERRUPT_ACK有效时，触发器3端为高电平，其输出被清零，外部中断被撤消。图12-4 实现简单的中断接下来，我们结合图12-5和图12-6...
2018-05-19 21:14:49
1425
转载 PicoBlaze 8 位微控制器
PicoBlaze 8 位微控制器PicoBlaze 是一个8 位的微控制器，非常适合于Spartan 系列及Virtex 系列FPGA。还可以用于CPLD，但是需要外部加SRAM 存储器以运行程序。它又被称为常数化的可编程状态机KCPSM（(K)constant Coded Programmable State Machine），之所以这样称呼它，是因为PicoBlaze 非常适合实现复杂的、实...
2018-05-19 21:14:43
1877
转载 PlanAhead与ChipScope
本节将简单介绍在PlanAhead工具中如何应用ChipScope核和分析工具进行逻辑调试与验证。先通过一个向导将ChipScope核插入设计中，选择待测试的网线，并进行例化、连接和综合，最后，导入布局和时序报告，产生位流文件，用ChipScope分析器进行验证。1. 打开项目。(1) 运行PlanAhead，在目录“PlanAhead_Tutorial\Projects\project_cpu_...
2018-05-19 21:14:38
1673
转载 应用PlanAhead 进行布局规划
应用PlanAhead 进行布局规划FloorPlanning 工具是PlanAhead 的一个组成部分，用它可以对FPGA 设计进行分析，首先找到设计中的时序问题或者拥塞的问题，然后再通过使用PloorPlanning 约束，以指导实现工具产生更优的结果。例如，使用LOC 约束可以将Pblock（Phisical Block Region）中的逻辑对象锁定在一个位置或者锁定在一个区域。为了有效...
2018-05-19 21:14:33
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转载 PlanAhead 与时序分析
PlanAhead 与时序分析在ISE 中可以进行时序分析，在PlanAhead 中同样也可以进行时序分析。下面介绍用PlanAhead 进行时序分析的步骤。一、 运行时序分析1. 在PlanAhead 中运行【File 】→ 【Open Project 】， 打开如下项目，PlanAhead_Tutorial/Projects/project_cpu_netlist/project_cpu_ne...
2018-05-19 21:14:26
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转载 应用PlanAhead进行I/O规划
应用PlanAhead进行I/O规划一、 建立I/O引脚规划项目下面通过一个简单的实例介绍如何创建PlanAhead项目，进行I/O规划。1. 在PlanAhead的开始界面中单击【Create a New Project】，在弹出的窗口中单击【Next】按钮，出现图10-38所示的新项目窗口。在此窗口中输入项目名和路径。2. 单击【Next】，出现图10-39所示窗口，选择新项目类型，这里选择【...
2018-05-19 21:14:17
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原创 简易数字频率计（verilog HDL设计）（2020维护版本）
测量被测信号的频率，要清楚频率的定义，一言以蔽之，就是1s中信号的周期数，这不就是周期的倒数吗？根据频率的定义，我们测量被测信号1s中变化的次数即可，即1s中的周期数。
2018-05-19 19:49:49
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原创 数字时钟计数器(内含模60计数器以及8421BCD码计数器设计代码)
目录前言模60计数器verilog设计代码如下：ISE综合模24的8421BCD码计数器原理verilog HDL代码测试文件仿真波形数字时钟计数器verilog HDL代码测试代码仿真波形ISE综合前言这是我刚开始写博客时候写的了，本身结构很丑，我于2018/8/2 15:26重新整理了下结构，就不删了，然后我又重新整理了一份博文...
2018-05-19 12:08:11
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转载 用PlanAhead进行RTL代码开发与分析
用PlanAhead进行RTL代码开发与分析这里介绍如何用PlanAhead进行RTL代码开发与分析。需要说明一点，本章所用的所有实例都可以在PlanAhead的安装目录E:\Xilinx\11.1\PlanAhead\testcases\PlanAhead_Tutorial下找到，本节使用的是source文件夹中的文件。一、 创建项目1. 打开PlanAhead。单击桌面上PlanAhead图标...
2018-05-18 09:22:34
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转载 PlanAhead工具应用
PlanAhead工具应用PlanAhead工具是Xilinx提供的一个集成的、可视化的FPGA设计工具，它可以被应用于FPGA设计过程中的不同阶段，常见的应用包括用PlanAhead进行RTL源代码的开发、I/O引脚规划、RTL网表分析、布局布线结果的分析、布局规划，还可以在PlanAhead中将Chipscope核插入设计辅助调试，从而提高性能。也可以用PlanAhead尝试各种实现属性的不同...
2018-05-18 09:22:28
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转载 ChipScope Pro分析仪
ChipScope Pro分析仪ChipScope Pro 分析工具（Analyzer tool）直接与ICON、ILA、IBA、VIO及IBERT核相连，用户可以实时地创建或修改触发条件。注意：虽然ChipScope Pro分析工具能识别设计中的ATC2核，但是需要将JTAG接口与安捷伦逻辑分析仪相连，建立ATC2核与安捷伦逻辑分析仪的通信。分析工具有两部分：分析工具服务器和客户端。(1) 服...
2018-05-18 09:22:23
3963
转载 ChipScope Pro内核插入器
ChipScope Pro内核插入器ChipScope Pro内核插入器的文件后缀名为cdc。在ISE工程中可以创建一个新的cdc程序，也可以在实现流程中激活内核插入器。注意：使用内核插入器之前，要注意一些工程项目的属性设臵。(1) 如果采用XST综合工具，将【Keep Hierarchy】属性设置成【Yes】或【Soft】，禁止XST工具对设计的优化，保留原来设计层次，同时也保留了NET网络节点...
2018-05-18 09:22:17
2266
转载 ChipScope Pro内核生成器应用实例
ChipScope Pro内核生成器应用实例下面通过一个简单8位计数器的例子，了解如何在工程中添加ChipScope Pro内核生成器的各个IP核，对FPGA内部节点和逻辑进行观测。在该实例中，我们将调用一个ICON、一个ILA和一个VIO。1. 新建项目工程和RTL程序。(1) 新建工程，选择器件型号、封装等项目信息，如图9-14所示。图9-14 器件型号信息(2) 编写或添加源程序count_...
2018-05-18 09:22:10
1584
转载 Virtex中的ILA属性、VIO属性
ILA属性双击【Xilinx Core Generator】，打开现有的IP核工程项目或者创建一个新的IP核工程。【View by function】→【Debug & Verification】→【ChipScope Pro】，双击ILA。弹出ILA触发和配置界面，如图9-7所示。(1) 【Component Name】：输入组件名称。(2) Trigger Port Settings选...
2018-05-18 09:22:03
3678
转载 ChipScope Pro核生成器
ChipScope Pro核生成器Xilinx针对不同类型的调试IP核，提供了不同的核生成器。本节重点介绍Xilinx Core Generator Tool（Xilinx IP核生成器）所支持的ChipScope Pro调试IP核ICON、ILA、VIO和ATC2及其属性（见图9-5）。图9-5 Xilinx Core Generator Tool的调试IP核9.2.1 ICON属性双击【Xil...
2018-05-18 09:21:54
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转载 Virtex中的ChipScope Pro调试设计、相关IP 核
ChipScope Pro调试设计在传统的FPGA设计中，调试时大都采用示波器和逻辑分析仪。FPGA和PCB设计人员保留一定数量FPGA引脚作为测试引脚，FPGA设计者在编写FPGA代码时，将需要观察的FPGA内部信号定义为模块的输出，在综合实现时再把这些信号锁定到保留的测试引脚上，最后连接示波器或逻辑分析仪的探头到这些测试脚进行观测。这个测试方法存在很多局限性，成本高、灵活性差、操作麻烦。成本高...
2018-05-18 09:21:46
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转载 Virtex-6中的GTX模块、GTH模块
GTX模块Virtex-6支持多种高速串行接口，其中高速串行模块GTX收发器可以实现150Mbit/s～6.5Gbit/s的线速率。GTX收发器是芯片与芯片之间、板与板之间进行串行通信的首选解决方案。GTX收发器具有以下特性。灵活的SERDES支持多速率应用。功能强大的发射预加重和接收均衡功能，具有最佳的信号完整性。集成式“变速箱”可以实现灵活编码：8B/10B、64B/66B、64B/67B。高...
2018-05-18 09:21:35
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转载 Virtex-6中的SelectIO模块
SelectIO模块Virtex-6每个I/O片（I/O Tile）包含两个IOB、两个ILOGIC、两个OLOGIC 和两个IODELAY，如图5-24 所示。图5-24 I/O 片结构图本小节就以下几个方面介绍Virtex-6 的SelectIO 资源。(1) SelectIO 的电气特性。(2) SelectIO 的逻辑资源——ILOGIC 资源和OLOGIC 资源。(3) SelectIO...
2018-05-18 09:21:17
2372
可逆计数器（内含文档及Verilog HDL设计代码）
2018-05-19
环形计数器、扭环计数器（内含文档及verilog HDL代码）
2018-05-19
反馈清零以及反馈置数计数器（内含Verilog HDL代码及文档）
2018-05-19
模60计数器（通过计数器级联得到）
2018-05-19
数字时钟计数器（包含代码及说明文档）
2018-05-19
乘法器的verilog HDL设计汇总
2018-05-15
移位相加乘法器的verilog HDL设计代码
2018-05-15
串行乘法器verilog HDL设计代码
2018-05-15
查表法乘法器verilog HDL设计代码及其测试文件
2018-05-15
复数乘法器的verilog HDL设计代码及其测试文件（修改版）
2018-05-15
向量乘法器的verilog HDL设计代码及其测试文件（修改版）
2018-05-15
复数乘法器的verilog HDL设计代码
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Wallace树乘法器专题研究
2018-05-14
Wallace树乘法器verilog代码
2018-05-14
数字频率计verilog代码
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AN10007-Jitter-and-measurement
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Best-FPGA-Development-Practices-2014-02-20
2020-06-10
aurora_8b10b_0_ex_framing.7z
2020-05-14
aurora streaming工程例子程序.zip
2020-05-13
KC705.rar压缩包
2019-12-31
MOBILE LOCALIZATON METHOD BASED ON MULTIDIMENSIONAL SIMILARITY ANALYSIS
2018-11-18
Spartan-6 Libraries Guide for HDL Designs
2018-08-11
西电数值分析ppt合集
2018-07-12
数值分析总览
2018-06-28
8421BCD码计数器（内含文档及Verilog HDL设计代码）
2018-05-19
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