Verilog中任务task的使用

任务

任务类似于一段程序，可以使设计者从设计描述的不同位置执行共同的代码段。用任务定义可以将这个共同的代码段编写成任务，从而能够在设计描述的不同位置通过任务名调用该任务。任务可以包含时序控制，即延时，而且任务也可以调用其他任务和函数。

1.1任务的定义 

定义任务的格式如下：

tast [automatic] task_id;
  [declarations]...
  statements...
endtask

务可以没有参变量或者有一个或多个参变量。通过参变量可以将值传入和传出任务。除输入参变量外（任务接收到的值），任务还能有输出参变量（任务的返回值）和输入/输出（inout）参变量。任务的定义在模块声明部分编写，下面举例说明：

task rotate_left;
 inout[15:0] input_array;
 input [3:0] start_bit,stop_bit,rotate_by;
 reg fill_value;
 integer mac1,mac3;
 
 begin
   for(mac3=1;mac3<rotate_by;mac3++)
      begin
	     fill_value = input_array[stop_bit];
		 
		 for(mac1=stop_bit;mac1>start_bit+1;mac1--)
		     input_array[mac1]=input_array[mac1-1];
		 
		 input_array[start_bit]=fill_value;
	  end
 end
endtask

fill_value是一个局部变量，只有在任务中才直接可见。除任务参变量外，任务还能够引用任务定义所在模块中声明的任何变量。 

任务可以被声明为automatic类型。这样在任务中，任务内部声明的所有局部变量在每次任务调用时都进行动态分配，即在任务调用中的局部变量不会对两个单独或者并发的任务调用产生影响。而在静态（非automatic）任务中，在每次任务调用中的局部变量都使用同一个存储空间。借助关键字automatic就可以把任务指定为automatic类型。 

task automatic task_id(
            input.....
            output....
            inout....
            );
   reg...;
   wire...;
   ...
endtask

1.2任务的调用 

任务调用语句是一个过程性语句，可以出现在always或initial语句中，其格式如下：

task_id (expr1,expr2...exprN);

任务调用语句中，参变量列表必须与任务定义中的参变量列表顺序相匹配。此外，参变量是通过值进行传递的，而不是通过标记进行传递的。注意，由于任务能够包含时序控制，所以任务可能要在被调用后再经过一定延时才能返回值。此外，任务调用中的输出和输入/输出参变量必须是变量。如下例所示：

module global_var;
 reg [7:0] qram [63:0];
 integer index;
 reg check_bit;
 
 task get_parity;
   input [7:0] address;
   output parity_bit;
   parity_bit=^qram[address];//qram是模块内部的变量，任务中并没有声明；任务可以引用定义模块内的任何变量
 endtask
 
 initial begin
            for(index=0;index<63;index++)
               begin
                  get_parity(index,check_bit);
                  $display("Parity bit of memory word %d is %b.",index,check_bit);
               end
         end
endmodule

任务可以带有时序控制或者等待某些特定的事件发生。然而，直到任务退出时，赋给输出变量的值才传递给调用的参变量。看下例：

module task_wait;
 reg clk_ssp;
 
 task generate_waveform;
   output qclock;
   begin
      qclock=1;
	  #2 qclock=0;
	  #2 qclock=1;
	  #2 qclock=0;
   end
 endtask
 
 initial begin
            generate_waveform(clk_ssp);
         end
endmodule

任务和函数的共同点

1.任务和函数必须在模块内定义，其作用范围仅适用于该模块，可以在模块内多次调用。
2.任务和函数中可以声明局部变量，如寄存器，时间，整数，实数和事件，但是不能声明线网类型的变量。
3.任务和函数中只能使用行为级语句，但是不能包含always和initial块，设计者可以在always和initial块中调用任务和函数。

任务和函数的不同点
函数能调用另一个函数，但是不能调用任务;

任务可以调用另一个任务，也可以调用函数
函数总是在仿真时刻0开始执行 

任务可以在非零时刻开始执行
函数一定不能包含任何延迟，事件或者时序控制声明语句

任务可以包含延迟，事件或者时序控制声明语句
函数至少要有一个输入变量，也可以有多个输入变量

任务可以没有或者有多个输入，输出，输入输出变量
函数只能返回一个值，函数不能有输出或者双向变量

任务不返回任何值，或者返回多个输出或双向变量值

由上述的特点决定：函数用于替代纯组合逻辑的verilog代码，而任务可以代替verilog的任何代码。

任务

自动（可重入）任务：verilog任务中所有声明的变量地址空间都是静态分配的，因此如果在一个模块中多次调用任务时，可能会造成地址空间的冲突，为了避免这个问题，verilog通过在task关键字后面添加automatic使任务称为可重入的，这时在调用任务时，会自动给任务声明变量分配动态地址空间，这样有效避免了地址空间的冲突。

函数

函数使用关键字function和endfunction定义，对于子程序，如果满足下述所有条件则可以用函数来完成：

跟任务调用一样，在模块中如果调用多次函数，也会碰到地址冲突的问题，因此也引入automatic关键字来对函数可重用性声明。没有进行可重用性声明的函数不可以多次或者递归调用，进行了可重用性声明的函数可以递归调用。

常量函数和带符号函数（函数声明时加signed关键字说明）