最近在刷一些Verilog的题,希望对后续的找工作有所帮助吧。。。
一般而言对于类似多位输出赋值,一般而言是这样的:
wire a[MSB:LSB];
assign a=b[MSB:LSB];
这里的MSB 和LSB 都需要是常数而不能是变量,那么现实中很有可能需要对变量来进行操作,比如多路选择器等等,那么就可以用到 -:和+:操作符了,具体用法如下:
module top_module(
input [1023:0] in,
input [7:0] sel,
output [3:0] out );
assign out=in[sel*4+3 -:4];
endmodule
来自刷题网站一道题,这里需要根据sel的值来确定选择哪个位段的数据,因为有变量sel,所以不能采用传统的如[sel*4+3:sel*4]这类用法。这里-:4代表数据是4位且是按照[MSB:LSB]格式来的,简单点理解如下:
a=[15-:8]==[15:8]
a=[0+:8]==[7:0]