<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[STATEABC的博客]]></title><description><![CDATA[]]></description><link>https://blog.csdn.net/STATEABC</link><language>zh-cn</language><generator>https://blog.csdn.net/</generator><copyright><![CDATA[Copyright &copy; STATEABC]]></copyright><item><title><![CDATA[V-Series Avalon-MM DMA Interface for PCIE IP核]]></title><link>https://blog.csdn.net/STATEABC/article/details/138723699</link><guid>https://blog.csdn.net/STATEABC/article/details/138723699</guid><author>STATEABC</author><pubDate>Wed, 26 Jun 2024 23:20:03 +0800</pubDate><description><![CDATA[适用于PCI Express的V系列Avalon-MM DMA实现了完整的协议栈，包括事务层、数据链路层核物理层，并且支持Gen1 x8、Gen2 x4、Gen2 x8、Gen3 x2、Gen3 x4 和 Gen3 x8。]]></description><category></category></item><item><title><![CDATA[DMA/SGDMA Controller IP Core学习]]></title><link>https://blog.csdn.net/STATEABC/article/details/138493862</link><guid>https://blog.csdn.net/STATEABC/article/details/138493862</guid><author>STATEABC</author><pubDate>Tue, 21 May 2024 22:45:01 +0800</pubDate><description><![CDATA[具有 Avalon 接口的DMA Control Core执行批量数据传输，从源地址范围读取数据并将数据写入不同的地址范围。 Avalon 内存映射 (Avalon-MM) 主机外设（如 CPU）可以将内存传输任务交给DMA控制器。 当DMA控制器执行内存传输时，主机可以自由地并行执行其他任务。]]></description><category></category></item><item><title><![CDATA[DMA原理、传输过程及传输方式]]></title><link>https://blog.csdn.net/STATEABC/article/details/138183791</link><guid>https://blog.csdn.net/STATEABC/article/details/138183791</guid><author>STATEABC</author><pubDate>Sun, 12 May 2024 17:31:27 +0800</pubDate><description><![CDATA[DMA(Direct Memory Access，直接存储器访问)，是硬件实现存储器与存储器之间或存储器与I/O设备之间直接进行数据传输的内存技术，它允许不同速度的硬件设备(外设到内存、内存到外设、内存到内存、外设到外设)进行沟通，而不需要依靠中央处理器（CPU）的中断负载，从而节省CPU的资源，此外DMA具有一般CPU没有的高效操作，能够提高系统的吞吐率。如果不用DMA搬运数据，那么CPU就需要从来源把每一片段的数据复制到寄存器中，这一过程一直 占用CPU的资源。]]></description><category></category></item><item><title><![CDATA[Tcl学习笔记(四)——流程控制、过程、命名空间、访问文件]]></title><link>https://blog.csdn.net/STATEABC/article/details/136903691</link><guid>https://blog.csdn.net/STATEABC/article/details/136903691</guid><author>STATEABC</author><pubDate>Wed, 08 May 2024 09:03:17 +0800</pubDate><description><![CDATA[Tcl中的流程控制、过程、命名空间、访问文件]]></description><category></category></item><item><title><![CDATA[Tcl学习笔记(三)——列表、数组、字典]]></title><link>https://blog.csdn.net/STATEABC/article/details/137272982</link><guid>https://blog.csdn.net/STATEABC/article/details/137272982</guid><author>STATEABC</author><pubDate>Fri, 19 Apr 2024 23:06:55 +0800</pubDate><description><![CDATA[Tclz中的列表、数组、字典]]></description><category></category></item><item><title><![CDATA[Tcl学习笔记(二)——表达式、字符串]]></title><link>https://blog.csdn.net/STATEABC/article/details/136206672</link><guid>https://blog.csdn.net/STATEABC/article/details/136206672</guid><author>STATEABC</author><pubDate>Sat, 06 Apr 2024 19:12:24 +0800</pubDate><description><![CDATA[Tcl中的表达式、字符串]]></description><category></category></item><item><title><![CDATA[Tcl学习笔记(一)——环境搭建及基本语法]]></title><link>https://blog.csdn.net/STATEABC/article/details/135081635</link><guid>https://blog.csdn.net/STATEABC/article/details/135081635</guid><author>STATEABC</author><pubDate>Tue, 19 Mar 2024 21:05:51 +0800</pubDate><description><![CDATA[TCL（Tool Command Language，即工具命令语言）是一种解释执行的脚本语言，不需要通过编译和联结，而是直接对每条语句进行顺序解释、执行。]]></description><category></category></item><item><title><![CDATA[FPGA时序分析与时序约束(五)——使用Timing Analyzer进行时序分析与约束]]></title><link>https://blog.csdn.net/STATEABC/article/details/135056320</link><guid>https://blog.csdn.net/STATEABC/article/details/135056320</guid><author>STATEABC</author><pubDate>Sun, 21 Jan 2024 21:38:09 +0800</pubDate><description><![CDATA[通过Quartu自带例程fir_filter进行学习如何使用Timing Analyzer进行时序分析与约束。]]></description><category></category></item><item><title><![CDATA[FPGA时序分析与时序约束(四)——时序例外约束]]></title><link>https://blog.csdn.net/STATEABC/article/details/134995009</link><guid>https://blog.csdn.net/STATEABC/article/details/134995009</guid><author>STATEABC</author><pubDate>Sun, 14 Jan 2024 20:36:15 +0800</pubDate><description><![CDATA[在STA中时序分析工具默认的时序检查方式可能与实际情况不吻合，此时就需要额外增加一些约束命令，用于调整时序检查方式，添加的这些额外的时序约束称为时序例外约束。]]></description><category></category></item><item><title><![CDATA[FPGA时序分析与时序约束(三)——I/O接口约束]]></title><link>https://blog.csdn.net/STATEABC/article/details/134992497</link><guid>https://blog.csdn.net/STATEABC/article/details/134992497</guid><author>STATEABC</author><pubDate>Sun, 07 Jan 2024 20:00:18 +0800</pubDate><description><![CDATA[为了准确地对设计中的外部时序上下文进行建模，必须提供输入和输出端口的时序信息。因此要进行输入输出延时约束，延迟约束用的是set_input_delay和set_output_delay，分别用于input端和output端]]></description><category></category></item><item><title><![CDATA[浅谈Verilog代码的执行顺序]]></title><link>https://blog.csdn.net/STATEABC/article/details/134855459</link><guid>https://blog.csdn.net/STATEABC/article/details/134855459</guid><author>STATEABC</author><pubDate>Mon, 01 Jan 2024 17:21:51 +0800</pubDate><description><![CDATA[浅谈Verilog中组合逻辑和时序逻辑的执行顺序、阻塞赋值与非阻塞赋值的区别、Latch的产生与避免]]></description><category></category></item><item><title><![CDATA[FPGA时序分析与时序约束(二)——时钟约束]]></title><link>https://blog.csdn.net/STATEABC/article/details/134740360</link><guid>https://blog.csdn.net/STATEABC/article/details/134740360</guid><author>STATEABC</author><pubDate>Mon, 18 Dec 2023 20:15:00 +0800</pubDate><description><![CDATA[主时钟通常是FPGA器件外部的板级时钟(如晶振、数据传输的同步时钟等)或FPGA的高速收发器输出数据的同步恢复时钟信号等。]]></description><category></category></item><item><title><![CDATA[FPGA实现电机位置环、速度环双闭环PID控制]]></title><link>https://blog.csdn.net/STATEABC/article/details/134425166</link><guid>https://blog.csdn.net/STATEABC/article/details/134425166</guid><author>STATEABC</author><pubDate>Tue, 05 Dec 2023 09:01:25 +0800</pubDate><description><![CDATA[​位置环作为外环，通过编码器计数通过PID输出速度；位置环输出的速度作为目标速度输入速度环，与编码器测速的当前速度进行PID计算，从而完成电机的双PID控制。​​]]></description><category></category></item><item><title><![CDATA[FPGA时序分析与时序约束(一)——基础知识]]></title><link>https://blog.csdn.net/STATEABC/article/details/134642336</link><guid>https://blog.csdn.net/STATEABC/article/details/134642336</guid><author>STATEABC</author><pubDate>Fri, 01 Dec 2023 17:16:19 +0800</pubDate><description><![CDATA[FPGA的时序分析与约束需要设计者根据实际的系统功能，通过时序约束的方式提出时序要求；FPGA编译工具根据设计者的时序要求，进行布局布线；编译完成后，FPGA编译工具还需要针对布局布线的结果，套用特定的时序模型，给出最终的时序分析和报告；设计者通过查看时序报告，确认布局布线后的时序结果是否满足设计要求。]]></description><category></category></item><item><title><![CDATA[FPGA实现Avalon-MM接口通信]]></title><link>https://blog.csdn.net/STATEABC/article/details/134050656</link><guid>https://blog.csdn.net/STATEABC/article/details/134050656</guid><author>STATEABC</author><pubDate>Thu, 16 Nov 2023 10:27:07 +0800</pubDate><description><![CDATA[Avalon总线常用于用户自定义的逻辑与NIOS Ⅱ处理器之间进行通信，再通俗一点的理解就是硬件（Verilog代码）和软件（Nios Ⅱ处理器）进行数据交互。Nios Ⅱ作为主端口（Master），而Verilog代码模块实现了从端口（Slave），比如在Verilog代码中写了一个计数器，而Nios想要知道这个计数器的值，那么就可以在Verilog代码中定义一个寄存器，该寄存器具有与之相对应的地址，Nios Ⅱ可以根据地址对这个寄存器的值进行读取或者写入，这就是Avalon-MM协议。]]></description><category></category></item><item><title><![CDATA[以太网UDP数据回环实验]]></title><link>https://blog.csdn.net/STATEABC/article/details/132172695</link><guid>https://blog.csdn.net/STATEABC/article/details/132172695</guid><author>STATEABC</author><pubDate>Mon, 16 Oct 2023 09:59:11 +0800</pubDate><description><![CDATA[上位机通过网口调试助手发送数据给FPGA，FPGA通过以太网接口接收数据并将收到的数据发送给上位机，完成以太网UDP数据的回环。]]></description><category></category></item><item><title><![CDATA[以太网ARP测试实验]]></title><link>https://blog.csdn.net/STATEABC/article/details/132159648</link><guid>https://blog.csdn.net/STATEABC/article/details/132159648</guid><author>STATEABC</author><pubDate>Wed, 20 Sep 2023 10:31:52 +0800</pubDate><description><![CDATA[当上位机发送ARP请求时，FPGA返回ARP应答数据；当按下FPGA的触摸按键时，FPGA发送ARP请求，上位机返回ARP应答数据。]]></description><category></category></item><item><title><![CDATA[Quartus Ⅱ中遇到的问题]]></title><link>https://blog.csdn.net/STATEABC/article/details/132699228</link><guid>https://blog.csdn.net/STATEABC/article/details/132699228</guid><author>STATEABC</author><pubDate>Mon, 11 Sep 2023 15:19:43 +0800</pubDate><description><![CDATA[记录Quartus中遇到的报错]]></description><category></category></item><item><title><![CDATA[FPGA实现电机转速PID控制]]></title><link>https://blog.csdn.net/STATEABC/article/details/132665803</link><guid>https://blog.csdn.net/STATEABC/article/details/132665803</guid><author>STATEABC</author><pubDate>Mon, 04 Sep 2023 11:30:41 +0800</pubDate><description><![CDATA[通过纯RTL实现电机转速PID控制，包括电机编码器值读取，电机速度、正反转控制，PID算法，卡尔曼滤波，最终实现对电机速度进行控制，使其能够渐近设定的编码器目标值。]]></description><category></category></item><item><title><![CDATA[SOPC之NIOS Ⅱ实现电机转速PID控制(调用中断函数)]]></title><link>https://blog.csdn.net/STATEABC/article/details/132457834</link><guid>https://blog.csdn.net/STATEABC/article/details/132457834</guid><author>STATEABC</author><pubDate>Thu, 24 Aug 2023 17:58:20 +0800</pubDate><description><![CDATA[采用中断函数的方式，每10ms调用一次中断服务函数，再中断函数中实现PID控制，从而达到更大的精确度，减少振荡。]]></description><category></category></item></channel></rss>