传播延时实验

传播延时

1.实验目的
（1)掌握传播延时模型进行仿真，从而快速验证模块的功能特性
（2)利用quartusll和modelsim联合仿真进行传播延时实验
2.实验内容
从输入信号发生变化的时刻到输出响应变化的时刻之间的时间为实际逻辑门的传播延时，verilog中的基本门原语被默认为是零延时。
3.实验工具：
Modelsim软件和Quartusll软件
4.实验截图：



5.实验代码：
module Add_full_unit_delay (output c_out,sum, input a, b, c_in);
wire w1, w2, w3;
Add_half_unit_delay M1(w2, w1,a, b);
Add_half_unit_delay M2(w3, sum, w1, c_in);
or #1 M3 (c_out, w2, w3);
endmodule
module Add_half_unit_delay (output c_out, sum, input a, b);
xor #1 M1(sum, a, b);
and #1 M2(c_out, a, b);
endmodule

6.实验视频：
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