Shin_Chan的博客

一、需求分析： 在CLPD中加入可读可写寄存器，通过操作读使能、写使能、地址和数据总线实现。二、设计实现： (1)verilog实现代码如下：//filename=test.v;//author=shin;//date=20191220;module test(clk,rst_n,re,we,addr,data); input clk; input...

采用去加重的方式处理高速信号，并用MATLAB进行仿真。MATLAB代码如下：clear;clc;k1=1; %原信号权重为1k2=-0.1; %去加重权重为负值k3=-0.1; signal0=[0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1...

DDR通过DQ与DQS区分读操作和写操作，其区分方式如下：DQ和DQS的skew：读数据时边沿对齐、写数据时中央对齐。（可以这样理解在读操作时DQ和DQS的跳变是同步的，而在写操作时DQS的跳变则领先于DQ。 DQS的preamble负脉冲宽度：DDR2的读操作的DQS第一个负脉冲宽度约为Tck，写操作的DQS第一个负脉冲大于0.35Tck，通常读数据的DQS第一个负脉冲远大于写数据的。 ...

1、模块代码；2、用于GTKWave的测试代码。module test(clk,rst_n,data,crc); input clk; input rst_n; input [7:0] data; output reg [15:0] crc=0; wire [23:0] stemp; reg [23:0] temp=0; parameter polynomial=1...

1、安装sympy模块；2、使用sympy.Symbol("var")声明符号变量；3、使用sympy.solve(qual,var)求解方程。eg.#coding:utf-8# 方程求解import sympysympy.init_printing()q = sympy.Symbol("q");u = sympy.Symbol('u');k = sy...