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在Systemverilog搭建的平台中,还记得每个组件都需要有个task run();
吗,该方法用于启动仿真,同时由test控制仿真的结束。而UVM提供了一套仿真运行规范,所有由UVM搭建的testbench都要在该规范下运行仿真。
主要介绍整个UVM框架的构建过程和testbench仿真过程
1. run_test(“my_test”);
UVM框架的产生和运行,全部从testbench中的一句run_test("my_test");
开始,那么这一句子程序内部到底发生了什么呢?,这是本文的主要内容。
run_test("my_test");
中的"my_test"是用户uvm_test扩展来的自定义test。
当然也可以写成run_test("");
在仿真时在transcript写道+UVM_TESTNAME =my_test
指定要运行的test
例如在questasim的transcript写vsim -novopt work.tb -classdebug +UVM_TESTNAME=my_test
,等价于run_test(my_test);<