<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[T_J_S的博客]]></title><description><![CDATA[]]></description><link>https://blog.csdn.net/T_J_S</link><language>zh-cn</language><generator>https://blog.csdn.net/</generator><copyright><![CDATA[Copyright &copy; T_J_S]]></copyright><item><title><![CDATA[testbench测试大批量数据]]></title><link>https://blog.csdn.net/T_J_S/article/details/114366378</link><guid>https://blog.csdn.net/T_J_S/article/details/114366378</guid><author>T_J_S</author><pubDate>Thu, 04 Mar 2021 14:27:04 +0800</pubDate><description><![CDATA[源代码：


module example_1(
    input clk,
    input [7:0] a_in,
    output [7:0] b_out
    );
    reg [7:0]b_out;
    reg [7:0]c;
    always @(posedge clk)
        begin
            c&lt;=a_in;
            b_out&lt;=c; 
        end
endmodule


激励文件：


module]]></description><category></category></item><item><title><![CDATA[vivado使用（——）]]></title><link>https://blog.csdn.net/T_J_S/article/details/107230576</link><guid>https://blog.csdn.net/T_J_S/article/details/107230576</guid><author>T_J_S</author><pubDate>Thu, 09 Jul 2020 16:33:01 +0800</pubDate><description><![CDATA[1.看各模块的资源使用:多少LUT

2.新建工程，添加点v，把点v综合后，生成IP。把新IP添加到另外的工程，如图所示:
]]></description><category></category></item><item><title><![CDATA[高斯滤波]]></title><link>https://blog.csdn.net/T_J_S/article/details/105265741</link><guid>https://blog.csdn.net/T_J_S/article/details/105265741</guid><author>T_J_S</author><pubDate>Thu, 02 Apr 2020 11:33:13 +0800</pubDate><description><![CDATA[链接：https://www.jianshu.com/p/73e6ccbd8f3f

高斯滤波


先引入两个问题。
1.图像为什么要滤波？
答：a.消除图像在数字化过程中产生或者混入的噪声。
b.提取图片对象的特征作为图像识别的特征模式。
2.滤波器该如何去理解?
答：滤波器可以想象成一个包含加权系数的窗口或者说一个镜片，当使用滤波器去平滑处理图像的时候，就是把通过这个窗口或者镜片去看这个图像。...]]></description><category></category></item><item><title><![CDATA[shift前准备——滤波]]></title><link>https://blog.csdn.net/T_J_S/article/details/105264978</link><guid>https://blog.csdn.net/T_J_S/article/details/105264978</guid><author>T_J_S</author><pubDate>Thu, 02 Apr 2020 11:09:43 +0800</pubDate><description><![CDATA[滤波是将信号中特定波段频率滤除的操作，是抑制和防止干扰的一项重要措施。

1.经典滤波的概念，是根据傅立叶分析和变换提出的一个工程概念。根据高等数学理论，任何一个满足一定条件的信号，都可以被看成是由无限个正弦波叠加而成。换句话说，就是工程信号是不同频率的正弦滤波波线性叠加而成的，组成信号的不同频率的正弦波叫做信号的频率成分或叫做谐波成分。

只允许一定频率范围内的信号成分正常通过，而阻止另一部分频...]]></description><category></category></item><item><title><![CDATA[Depthwise卷积convolution]]></title><link>https://blog.csdn.net/T_J_S/article/details/94629637</link><guid>https://blog.csdn.net/T_J_S/article/details/94629637</guid><author>T_J_S</author><pubDate>Thu, 04 Jul 2019 16:43:02 +0800</pubDate><description><![CDATA[不同于常规卷积操作，Depthwise Convolution的一个卷积核负责一个通道，一个通道只被一个卷积核卷积。上面所提到的常规卷积每个卷积核是同时操作输入图片的每个通道。

   同样是对于一张5×5像素、三通道彩色输入图片（shape为5×5×3），Depthwise Convolution首先经过第一次卷积运算，不同于上面的常规卷积，DW完全是在二维平面内...]]></description><category></category></item><item><title><![CDATA[卷积eltwise层]]></title><link>https://blog.csdn.net/T_J_S/article/details/94628508</link><guid>https://blog.csdn.net/T_J_S/article/details/94628508</guid><author>T_J_S</author><pubDate>Thu, 04 Jul 2019 16:29:10 +0800</pubDate><description><![CDATA[Eltwise层的操作有三个：product（点乘）， sum（相加减） 和 max（取大值），其中sum是默认操作。

假设输入（bottom）为A和B，如果要实现element_wise的A+B，即A和B的对应元素相加，默认相加sum
...]]></description><category></category></item><item><title><![CDATA[vivado中如何添加IP Core]]></title><link>https://blog.csdn.net/T_J_S/article/details/93873443</link><guid>https://blog.csdn.net/T_J_S/article/details/93873443</guid><author>T_J_S</author><pubDate>Thu, 27 Jun 2019 14:24:41 +0800</pubDate><description><![CDATA[添加IPCore：首先，点击需要更新的模块，进入添加IPcore的界面，上面有个+号就是添加。

           其次,选择添加的文件类型为.xcl格式的文件。选择Finish。

           最后，在TC console下的方框中输入上升箭空格-fore.就添加完成了。

           
...]]></description><category></category></item><item><title><![CDATA[vivado编译中Ip core被锁不能更新的解决办法]]></title><link>https://blog.csdn.net/T_J_S/article/details/93873136</link><guid>https://blog.csdn.net/T_J_S/article/details/93873136</guid><author>T_J_S</author><pubDate>Thu, 27 Jun 2019 14:10:47 +0800</pubDate><description><![CDATA[以前版本的工程所使用的ip用新版本打开老是报错
就需要对ip核进行更新，查阅后发现有两种方法解决
一，
Tools -&gt; Report -&gt; Report IP Status，然后在下面显示所有ip
点击Upgrade Selected更新即可
二、
利用tcl命令——在tcl console输入

upgrade_ip空格[get_ips]
...]]></description><category></category></item><item><title><![CDATA[vivado synth 8-439 module""not found]]></title><link>https://blog.csdn.net/T_J_S/article/details/90669329</link><guid>https://blog.csdn.net/T_J_S/article/details/90669329</guid><author>T_J_S</author><pubDate>Wed, 29 May 2019 13:31:53 +0800</pubDate><description><![CDATA[添加模块，之后进入Tcl Console 界面，按下面零上升箭头+空格+ -force就完成添加了。
]]></description><category></category></item><item><title><![CDATA[ubuntu问题1]]></title><link>https://blog.csdn.net/T_J_S/article/details/90607345</link><guid>https://blog.csdn.net/T_J_S/article/details/90607345</guid><author>T_J_S</author><pubDate>Mon, 27 May 2019 17:24:16 +0800</pubDate><description><![CDATA[]]></description><category></category></item><item><title><![CDATA[petro器件]]></title><link>https://blog.csdn.net/T_J_S/article/details/90477417</link><guid>https://blog.csdn.net/T_J_S/article/details/90477417</guid><author>T_J_S</author><pubDate>Thu, 23 May 2019 11:33:25 +0800</pubDate><description><![CDATA[ps并转串，sp串转并。
]]></description><category></category></item><item><title><![CDATA[位图(bmp)文件格式分析]]></title><link>https://blog.csdn.net/T_J_S/article/details/90445386</link><guid>https://blog.csdn.net/T_J_S/article/details/90445386</guid><author>T_J_S</author><pubDate>Wed, 22 May 2019 16:39:53 +0800</pubDate><description><![CDATA[https://blog.csdn.net/qingchuwudi/article/details/25785307

”1、2位图信息头“这部份内容解析：

1.像素点为真彩色0x18（24），表示即位图的一个像素位数为24bit，BGR组成一个像素点，每个为8bit。

2.


			biWidth
			
			
			4字节
			
			
			位图的宽度，单位是像素
			
			
...]]></description><category></category></item><item><title><![CDATA[MATLAB制作mif文件——正弦信号发生器2]]></title><link>https://blog.csdn.net/T_J_S/article/details/86255175</link><guid>https://blog.csdn.net/T_J_S/article/details/86255175</guid><author>T_J_S</author><pubDate>Thu, 10 Jan 2019 21:22:43 +0800</pubDate><description><![CDATA[

上图是信号发生器的原理图。一个计数器也加地址发生器，用来改变脉冲频率的。另一个是ROM存储波形数据。



设计中遇到的问题：

 先设计这两个模块，之后建立项目，链接完上述原理图之后。开始把原理图文件转换成文本格式，即(.v)文件。和Test Bench。然后在文件里添加这两个文件。如下图：ly.v和ly.vt.这里是verilog HDL语言。之后一定要删除ly.bdfly.bdf文件。
...]]></description><category></category></item><item><title><![CDATA[MATLAB制作mif文件——正弦信号发生器1]]></title><link>https://blog.csdn.net/T_J_S/article/details/86247560</link><guid>https://blog.csdn.net/T_J_S/article/details/86247560</guid><author>T_J_S</author><pubDate>Thu, 10 Jan 2019 19:13:51 +0800</pubDate><description><![CDATA[正弦信号发生器：需要按一定脉冲发送采样的正弦数据。我们需要把数据存入ROM中，之后按一定脉冲频率把数据输出。

信号发生器可以用一个存储器实现，根据不同的地址信号，输出不同的信号值即可。配置RAM或ROM中的数据可以用mif文件，mif文件是存储器初始化文件，即memory initialization file，生成mif文件可用QuartusII自带的mif编辑器，但是这种方法必须一个个的确定...]]></description><category></category></item><item><title><![CDATA[FPGA/Verilog技术基础与工程应用实例（李勇等）——3.Verilog HDl 设计进阶之2]]></title><link>https://blog.csdn.net/T_J_S/article/details/85223923</link><guid>https://blog.csdn.net/T_J_S/article/details/85223923</guid><author>T_J_S</author><pubDate>Mon, 24 Dec 2018 16:34:43 +0800</pubDate><description><![CDATA[运算单元模块：实现加减乘除运算。

选择信号s
			实现功能
		00
			a+b
		01
			a-b
		10
			a*b
		11
			a/b
		
module alu(s,q,a,b);
//输入端口
	input [1:0]s;
	input [2:0]a;
	input [2:0]b;
//输出端口
	output [5:0] q;//两个3位数相乘最大为49.结果为6位。...]]></description><category></category></item><item><title><![CDATA[FPGA/Verilog技术基础与工程应用实例（李勇等）——3.Verilog HDL设计进阶]]></title><link>https://blog.csdn.net/T_J_S/article/details/85224118</link><guid>https://blog.csdn.net/T_J_S/article/details/85224118</guid><author>T_J_S</author><pubDate>Mon, 24 Dec 2018 15:38:28 +0800</pubDate><description><![CDATA[Verilog HDL 设计的不同描述方式：门级描述、行为级描述、数据流描述

 数据流描述通过使用assign语句进行连续型赋值运算。主要针对于wire型变量。

行为级描述：把系统同级、算法级、以及RTL级三种描述统称为行为级描述方式。最常见的是使用always过程语句进行实现，此外通常配套使用if~else条件语句以及case语句。特点：当对一个硬件进行描述时，完全不用考虑电路的具体组成结构...]]></description><category></category></item><item><title><![CDATA[Quartus ii 13.1 安装库文件Quartus-13.1.0.162-devices-1.iso.]]></title><link>https://blog.csdn.net/T_J_S/article/details/85232576</link><guid>https://blog.csdn.net/T_J_S/article/details/85232576</guid><author>T_J_S</author><pubDate>Mon, 24 Dec 2018 14:07:59 +0800</pubDate><description><![CDATA[首先解压Quartus-13.1.0.162-devices-1.iso文件。



打开autorun中的autorun.exe ,点击运行



之后安装路径要和quartus ii的安装路径一直。 ]]></description><category></category></item><item><title><![CDATA[关于使用Modelsim时Cannot lanuch the modelsim software的问题。]]></title><link>https://blog.csdn.net/T_J_S/article/details/85222979</link><guid>https://blog.csdn.net/T_J_S/article/details/85222979</guid><author>T_J_S</author><pubDate>Sun, 23 Dec 2018 15:11:51 +0800</pubDate><description><![CDATA[解决方法：
step1：选择路径 Quartus——&amp;gt;tool——&amp;gt;Options—&amp;gt;gengral—&amp;gt;EDA tool Options选择modelsim的安装路径里面的win32或win64
step2: Assignments—&amp;gt;settings—&amp;gt;simulation—&amp;gt;Tool name—&amp;gt;modelsim或则modelsim Altera...]]></description><category></category></item><item><title><![CDATA[FPGA/Verilog技术基础与工程应用实例（李勇等）——2.Verilog语言]]></title><link>https://blog.csdn.net/T_J_S/article/details/85218059</link><guid>https://blog.csdn.net/T_J_S/article/details/85218059</guid><author>T_J_S</author><pubDate>Sat, 22 Dec 2018 21:43:43 +0800</pubDate><description><![CDATA[
module &amp;lt;模块名&amp;gt;（端口列表）；
     端口说明
     参数定义
     数据类型
     连续赋值（assign）
     过程快（always）
        行为描述语句
        低层模块
        任务和函数
     延时说明模块
endmodule

模块有两部分：接口描述。逻辑功能描述，及定义输入是如何影响输出的。

端口就是硬件的管...]]></description><category></category></item><item><title><![CDATA[FPGA/Verilog技术基础与工程应用实例（李勇等编著）——1.FPGA技术]]></title><link>https://blog.csdn.net/T_J_S/article/details/85217590</link><guid>https://blog.csdn.net/T_J_S/article/details/85217590</guid><author>T_J_S</author><pubDate>Sat, 22 Dec 2018 21:04:53 +0800</pubDate><description><![CDATA[FPGA有可编程IO单元、可编程逻辑单元、嵌入式块RAM、布局资源、硬核、底层嵌入式功能。

IO单元可以按照需要设置其需要的电压，适应不同电器标准；可以调整匹配阻抗特性，上下拉电阻；可调整输出电流的大小。

可编程逻辑单元，FPGA的重点和难点。有查找表（LUT）及寄存器（Register）组成，LUT由完成纯组合逻辑功能，FPGA内部寄存器Register可配置为带同步/异步复位和置位、时钟使...]]></description><category></category></item></channel></rss>