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基于Xilinx的FPGA高速串行接口设计（ADS6445）
首先 ADC 输出的 LVDS 信号通过 IOB 中的差分输入缓冲器（IBUFGDS）转化为 FPGA 可以处理的信号,这时由于 IOB 靠近信号的输入端口，所以通过差分输入缓冲器后的时钟与数据之间仍保持对应的相位关系，差分位时钟转成单端时钟 bitclk，帧时钟转成差分的 fcop、fcon，差分的数据信号转成差分的 doutp、doutn。本文采用两线制、DDR的LVDS接口，帧时钟与FPGA给到ADC的时钟频率一致，位时钟是FPGA给到ADC的时钟频率的4倍，数据传输的速率位8倍的时钟频率。