【System Verilog and UVM基础入门17】TLM通信

已于 2024-05-31 17:31:28 修改
阅读量256 收藏
点赞数
分类专栏： 汽车芯片IC验证 SystemVerilog and UVM基础入门 文章标签： fpga开发
于 2022-03-17 14:21:28 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/TommiWei/article/details/123549276
版权
本文介绍了System Verilog中的Transaction Level Modeling（TLM）概念，它通过TLM接口使得组件间的数据以交易形式流动，提高了抽象级别，简化了理解和验证过程。UVM提供了一套TLM通信接口，允许组件间传输数据包，增强了代码的复用性和灵活性。文中以一个从subCompA到subCompB的交易传递为例，说明了如何通过port、export和lmp实现组件间的通信。
摘要由CSDN通过智能技术生成

目录

知识点梳理

UVM TLM

同步通信原件

uvm_event应用

uvm_barrier应用

uvm_callback应用

Transaction Level Modeling, is a modeling style for building highly abstract models of components and systems. In thisscheme, data is represented as transactions (class objects that contain random, protocol specific information) which flow inand out of different components via special ports called TLM interfaces. This brings about a higher level of abstraction whichis very much required in today's verification environments because of the large amount of signals associated with differentprotocols. It would be a lot simpler to understand,debug and verify if we can represent data and changes in signals astransactions (like write operation/read operation).

了解本专栏 订阅专栏 解锁全文 超级会员免费看
【从零开始学习 UVM】10.10、UVM TLM —— TLM Sockets
努力，加油每一天鸭~
04-04 202
【从零开始学习 UVM】10.10、UVM TLM —— TLM Sockets
UVM——TLM2通信
weixin_42482170的博客
03-18 681
TLM2通信 TLM2.0多用于SystemC，与TLM1.0相比，2.0的优势包括： - 双向的阻塞或非阻塞接口 - 时间标记 - 统一的数据包 TLM2.0使得接口之间的通信更趋于标准化，更容易为系统构建抽象模型。 接口实现 TLM2的传输是双向的，一次完整的数据传输包含request和response类型，与TLM1 transport端口传输方式类似。TLM2支持blocking和nonblocking两种transport方式： - blocking传输方式要求在一次传输过程中，完成request
[转]TLM2通信
weixin_40634003的博客
12-19 361
一、概述 TLM是一种为了构建更高级抽象模型的传输方式。虽然SV语言本身没有原生的TLM传输方式，但是TLM在UVM很好地集成进来，并且在组件传输中得到了充分运用。 伴随着SystemC模型的广泛引用，SystemC通信机制TLM2.0业发展起来，成为SystemC模型之间的核心传输方式。 TLM协议本身并不依赖于某一种语言，而是可以跨语言来实现其传输标准。 与TLM1.0相比，TLM2.0提供了更丰富更强大的传输特性，主要包括：双向的阻塞或者非阻塞接口、时间标记、统一的数据包。通过这些特性，TLM2.0
【UVM入门笔记(三)】TLM通信
cc__cc__的博客
02-27 1400
文章目录一、TLM通信概述二、单向通信 一、TLM通信概述 系统原型阶段和芯片验证阶段均使用了TLM通信方式。前者为了更快地实现硬件原型之间的数据通信，后者为了更快地实现验证组件之间的数据通信。 TLM是一种提高数据传输抽象级的标准，可以用来表示宽松时间跨度内的硬件通信数据。通过将低颗粒硬件周期内的数据打包成一个大数据，可以有效地提升整体环境的仿真速度。 基本概念 1）两个通信对象：initial（发起通信请求的一方）和target（发起通信的响应方）。 2）按照transaction的流向区分两个对象：
System Verilog基础
qq_42922513的博客
06-01 5991
记录System Verilog语言常用的相关语法
TLM/SystemC: tlm socket 绑定问题
zgcjaxj的博客
05-08 2432
在systemc编程中，如果程序run过程中出现以下两种报错，则说明系统中有port没有正确绑定。 Error: (E126) sc_export instance already bound: xxxxxx In file: xxxx/sysc/sysc/communication/sc_export.h:188 (systemc 2.3.3) In file: xxxx/sysc/sysc/communication/sc_export.h:179 (systemc 2.3.1) Err..
【System Verilog and UVM基础入门18】driver and sequencer handshake
TommiWei的博客
03-14 198
uvm语法，sequencer和driver
【System Verilog and UVM基础入门28】uvm sequence实战
TommiWei的博客
07-19 643
uvm sequence项目中的应用。
(13)UVM 史上最全TLM单向/双向/多向通信介绍
数字IC小白的日常修炼
11-15 2231
UVM TLM单向通信 单向通信（unidirectional communiction）指的是从initiator到target之间的数据流向是单一方向的，或者说initiator和target只能扮演producer和consumer中的一个角色。双向通信(bidirectional communication)的两端也分为initiator和target，但是数据流向在端对端之间是双向的。TLM多向通信多向通信(multi_directional communication)仍然是两个组件之间的通信。
uvm 学习文档
05-11
学习uvm必看的书。 1. Overview.............................................................................................................................................. 1 1.1 Introduction to UVM.................................................................................................................. 1 1.1.1 Coverage-Driven Verification (CDV) ........................................................................ 1 1.1.2 Testbenches and Environments .................................................................................. 1 1.2 Verification Component Overview ............................................................................................ 3 1.2.1 Data Item (Transaction) .............................................................................................. 3 1.2.2 Driver (BFM) .............................................................................................................. 3 1.2.3 Sequencer .................................................................................................................... 3 1.2.4 Monitor ....................................................................................................................... 3 1.2.5 Agent ........................................................................................................................... 4 1.2.6 Environment ................................................................................................................ 4 1.3 The UVM Class Library............................................................................................................. 5 1.4 Other UVM Facilities................................................................................................................. 7 1.4.1 UVM Factory .............................................................................................................. 7 1.4.2 Transaction-Level Modeling (TLM) .......................................................................... 8 2. Transaction-Level Modeling (TLM) ................................................................................................... 9 2.1 Overview .................................................................................................................................... 9 2.2 TLM, TLM-1, and TLM-2.0 ...................................................................................................... 9 2.2.1 TLM-1 Implementation ............................................................................................ 10 2.2.2 TLM-2.0 Implementation ......................................................................................... 10 2.3 Basics ....................................................................................................................................... 10 2.3.1 Transactions .............................................................................................................. 10 2.3.2 Transaction-Level Communication .......................................................................... 11 2.3.3 Basic TLM Communication ..................................................................................... 11 2.3.4 Communicating between Processes .......................................................................... 12 2.3.5 Blocking versus Nonblocking ................................................................................... 13 2.3.6 Connecting Transaction-Level Components ............................................................ 13 2.3.7 Peer-to-Peer connections .......................................................................................... 14 2.3.8 Port/Export Compatibility ......................................................................................... 14 2.4 Encapsulation and Hierarchy ................................................................................................... 14 2.4.1 Hierarchical Connections .......................................................................................... 14 2.4.2 Connection Types ..................................................................................................... 16 2.5 Analysis Communication ......................................................................................................... 16 2.5.1 Analysis Ports ........................................................................................................... 16 2.5.2 Analysis Exports ....................................................................................................... 17 2.6 Generic Payload ....................................................................................................................... 18 2.6.1 Attributes .................................................................................................................. 18 2.6.2 Accessors .................................................................................................................. 19 2.6.3 Extensions ................................................................................................................. 20 2.7 Core Interfaces and Ports ......................................................................................................... 21 2.8 Blocking Transport................................................................................................................... 22 2.9 Nonblocking Transport ............................................................................................................ 22 2.10 Sockets ..................................................................................................................................... 24 2.11 Time ......................................................................................................................................... 26 2.12 Use Models............................................................................................................................... 28
(12)UVM TLM通信(transaction level modeling)概述
数字IC小白的日常修炼
11-14 1434
TLM通信(transaction level modeling) 文章目录TLM通信(transaction level modeling)一、前言二、基本概念三、TLM通信步骤四、分类五、端口的使用 一、前言 端口通信是组件与组件之间。 在芯片开发流程中，有两个地方对项目的助推起到了关键作用： 系统原型 系统原型一般是通过硬件功能描述文档来模拟硬件行为，而行为要求不同于RTL模型。系统原型可以提供一个准确到硬件比特级别、按照地址段访问、不依赖于时钟周期的模型，该模型通常基于SystemC语言，而系统原
UVM通信2.0（与SystemC模型通信）
柒年
04-05 954
UVM和System verilog笔记总结(二)
weixin_42655118的博客
07-28 991
TLM1.0 interface object（在其他的验证方法学里面继承发展，如systemC和OVM） export（中间部分）、port、imp、fifo/put() 、get() write() FIFO和write（）用的较多； 在上面的问题中，为什么TLM不能实现config_db? 因为麻烦！ interface只能在driver和monitor用得到，其他的无。 put mode用法. 先写输出端: 1：extends uvm_component; 2：uvm_bloking_put_po.
【System Verilog and UVM基础入门27】UVM Virtual Sequence
TommiWei的博客
03-14 274
面向多个sequence如果需要同时挂载到sequencer时，那就面临着仲裁的需要,uvm_sequencer自带有仲裁特性。 //sequence_and_sequencer class bus_trans extends uvm_sequence_item; rand int_data; `uvm_objects_utils_begin(bus_trans) `uvm_field_int(data,UVM_ALL_ON) `uvm_object_utils_end endc..
UVM基础-TLM通信机制（二）
qq_57502075的博客
10-25 1816
与TLM 1.0相比，TLM 2.0提供更加强大的传输特性，主要包括：① 双向的阻塞或者非阻塞接口；（TLM 1.0也有） ② 时间标记；（从一个组件到另一个组件到底花了多长数据传输）③ 统一的数据包。通过这些特性，TLM 2.0使得接口之间的通信趋于标准化，更容易为系统构建抽象模型。在定义TLM 2.0的过程中，仍然有initiator和target的概念，也有port、export以及imp端口类型。对于port类型，它是用来发起请求并调用target一端的传输方法；export用来传导这一需求；
[SV]Systemverilog中@和wait區別及應用案例分析
热门推荐
元直的博客
05-05 1万+
Systemverilog中@和wait區別及應用案例分析 前言：在SystemVerilog中，用来触发事件时，使用->；用来等待事件使用@或者wait。那么@和wait有什么区别呢？在Verilog中当一个线程在一个事件上发生阻塞的同时，正好另一个线程触发了这个事件，则竞争就出现了。如果触发线程先于阻塞线程，则触发无效（触发是一个零宽度...
（4）UVM TLM2.0
数字IC攻城狮
11-18 673
UVM TLM2.0概述接口实现传送数据时间标记示例 概述 TLM是一种为了构建更高级抽象模型的传输方式。虽然SV语言本身没有原生的TLM传输方式，但是TLM在UVM很好地集成进来，并且在组件传输中得到了充分运用。 之前的UVM各个组件之间的通信是通过TLM1.0方式实现的，而伴随着SystemC模型的广泛引用，SystemC通信机制TLM2.0也引起了UVM标准委员会的兴趣。 TLM协议本身并不依赖于某一种语言，而是可以跨语言来实现其传输标准。 TLM2.0是SystemC模型之间的核心传输方式，它于20
[UVM]UVM TLM2.0简介及应用实例分析
元直的博客
04-19 4316
UVM TLM2.0 通过前面博文的介绍，我们知道了UVM中各个组件之间的通信是通过TLM1.0的方式实现的。而伴随着SystemC模型的广泛应用，SystemC的主要通信机制TLM2.0也引起了UVM标准委员会的广泛兴趣。我们之前介绍过TLM协议本身并不依赖于某一种语言，而可以跨语言地完成它的传输标准...
system verilog的uvm_do和uvm_do_on
最新发布
09-27
uvm_do和uvm_do_on是SystemVerilog中UVM（Universal Verification Methodology）库提供的两个功能强大的任务宏。它们的作用是在UVM测试环境中创建并执行并行任务。 uvm_do宏定义了一个在testbench中并行执行的任务...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值