<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[VIPEngineer的博客]]></title><description><![CDATA[]]></description><link>https://blog.csdn.net/VIPEngineer</link><language>zh-cn</language><generator>https://blog.csdn.net/</generator><copyright><![CDATA[Copyright &copy; VIPEngineer]]></copyright><item><title><![CDATA[FPGA设计之常用Verilog语法]]></title><link>https://blog.csdn.net/VIPEngineer/article/details/78105648</link><guid>https://blog.csdn.net/VIPEngineer/article/details/78105648</guid><author>VIPEngineer</author><pubDate>Tue, 26 Sep 2017 19:05:08 +0800</pubDate><description><![CDATA[常用Verilog语法包括模块的结构、数据类型及其常量及变量、运算符及表达式。
       1、Verilog的基本设计单元是模块（block）。一个模块是有两部分组成的 ，一部分描述接口，另一部分描述逻辑功能，及定义输入时如何影响输出的。下图为模块结构的组成。






（1）Verilog结构位于在module和endmodule声明语句之间，每个Verilog程序包括四个]]></description><category></category></item><item><title><![CDATA[android TCP客户端通过socket与服务器通信]]></title><link>https://blog.csdn.net/VIPEngineer/article/details/60975258</link><guid>https://blog.csdn.net/VIPEngineer/article/details/60975258</guid><author>VIPEngineer</author><pubDate>Thu, 09 Mar 2017 22:07:03 +0800</pubDate><description><![CDATA[需要注意的是android4.0版本以上者，其socket通信都不能直接放在活动的主线程中，需要另起一个线程进行数据通信；另外，需要获得网络权限<uses-permission android:name="android.permission.INTERNET" />；还有就是要细心加耐心吧！]]></description><category></category></item></channel></rss>