Yansiwei777的博客

在设计了JESD204B链路协议，为了验证设计的正确性与FPGA的JESD204B IP进行了原型验证，以及在流片后进行的板级验证。以以下博客为主，基本涵盖所有点。

寄存器采样设计一般设计中，寄存器优先采用上升沿采样，也可以设计用negedge clk采样，但最好不要混用，尤其在高频的设计中，双沿采样在频率不变时，提高数据速率，可能会导致数据采样出错；在低频下且最好为50%的占空比下，如果有设计要求可以使用双沿采样，例如时钟切换电路中，双沿采样可以消除时钟毛刺，或者有保持时钟速率不变的前提下需要提高数据速率的设计要求可以使用。

【代码】关于后仿经验谈。

参考链接：

A信号latch住 —> 同步到B时钟 —>取B时钟上升沿 —> 同步到A时钟latch —> A的latch信号识别到上一步的latch拉低 —> B的latch也识别后拉低。latch信号（电平信号）/slow—>fast，打拍处理。②握手wave（fast—>slow/不清楚关系）vcs +optconfigfile + 文件名。总线：多根线都叫总线，并非指某种协议。instance{异步的同步模块}

前级操作时间最好与后级的操作时间比较接近，在这种情况下，前级的输出可以直接作为后级的输入。如果前级的操作时间小于后级的操作时间，而实际的吞吐量要求很高，则必须通过复制逻辑，将数据分流，或者在前级对数据采用存储，后处理方式，否则会造成后级数据溢出。通常由于程序计数器PC的值发生变化导致的。整个数据处理过程是“单向流”，即没有反馈或者迭代运算，前一个步骤的输出是下一个步骤的输入，则可以考虑采用流水线设计方法提高系统的数据处理频率，即吞吐量。定义：无法提供指令所需数据而导致指令不能在预定的时钟周期内执行的情况。

FPGA中设定一个信号为三态门，在Verilog中，就是设定该信号的类型为inout。通常用在总线接口中，因为在一个总线上同时只能有一个设备端口作输出，这时其他端口必须在高阻态，同时可以输入这个输出端口的数据。NOTE:fpga代码设计中，记得有一条“原则”，对于三态口，尽量在顶层模块使用三态，不要在内部子模块使用三态，不然会带来一系列问题。关键路径上用少量 LVT 加 SVT ，普通path上用 SVT 和 HVT，timing 特别松的 path 上多用 HVT。SVT：标准阈值 居于两者中间。

可以通过把与非门吸收到 C 中的组合逻辑的方法消除粘滞逻辑（如下图）， 从而使得电路的顶层模块仅仅是将子模块拼接在一起， 而没有独立的电路结构， 这样的一个另一个好处是可以使得在至下而上的设计策略中不需要编译顶层模块。在这张图里， 组合逻辑被划到了 C 模块中， 它不仅能保证组合的最佳优化还能保证时序的最佳优化， 因为里面的寄存器在优化的过程中可以吸收前面的组合逻辑， 从而形成其他形式的时序元件， 如由原先的 D 触发器变成 JK 触发器、 T 触发器、 带时钟使能端的触发器等等。

信号完整性（SI，signal integrity）violation的一种，SI据我所知也就只和crosstalk有关。对于case1的解决方案在发生以下情况不适用，在同一工作条件下，前一个模块存在hold违例，经过插buffer修正，却因此导致下一个模块存在setup违例。4）换setup/hold corner下skew更小的cell，如Iwt,这样setup和hold互卡情况会缓解。2）路径上的crosstalk（串扰）过大，对setup和hold都有影响。2）clock的ndr设置好。

提高设计的工作频率，对于很多数字电路设计来说，提高工作频率非常重要，高工作频率意味着高处理能力；通过附加时序约束可以控制逻辑的综合、映射、布局和布线，以减少逻辑和布线延时，从而提高工作频率；获得正确的时序分析报告。主要用于规范设计的时序行为，表达设计者期望满足的时序条件，指导综合和布局布线阶段的优化算法。优化是让设计获得更高的工作频率，也就是FPGA通常说的性能和吞吐率。

以该博主安装教程为主安装过程出现问题可采取以下方式解决(具体问题不概述）1.下载完桌面未出现桌面上快键方式“S. EDA Tools”，则重新换盘下载2.“Stop Server”服务停止的操作，开启服务则选择“Start Server”，这部分可能操作无效。解决：①右键点击以管理员身份运行可停止或开启②在任务管理器中结束任务可停止3.存在拷贝覆盖操作失败，在任务管理器结束相应任务后再操作4.license失效问题解决：①lic文件中更改开始和截止日期（要包括下载日期）②“LM_HOSTIDS”后