Verilog过程赋值语句

initial、always

• 一个模块中可以包含多个 initial 和 always 语句，但 2 种语句不能嵌套使用。
• 这些语句在模块间并行执行，与其在模块的前后顺序没有关系。
• 但是 initial 语句或 always 语句内部可以理解为是顺序执行的（非阻塞赋值除外）。
• 每个 initial 语句或 always 语句都会产生一个独立的控制流，执行时间都是从 0 时刻开始。

initial语句

• initial 语句从 0 时刻开始执行，只执行一次，多个 initial 块之间是相互独立的。
• 如果 initial 块内包含多个语句，需要使用关键字 begin 和 end 组成一个块语句。
• 如果 initial 块内只要一条语句，关键字 begin 和 end 可使用也可不使用。

always 语句

与 initial 语句相反，always 语句是重复执行的。always 语句块从 0 时刻开始执行其中的行为语句；当执行完最后一条语句后，便再次执行语句块中的第一条语句，如此循环反复。

由于循环执行的特点，always 语句多用于仿真时钟的产生，信号行为的检测等。

 阻塞赋值与非阻塞赋值

阻塞赋值

阻塞赋值属于顺序执行，即下一条语句执行前，当前语句一定会执行完毕。

阻塞赋值语句使用等号 = 作为赋值符。

前面的仿真中，initial 里面的赋值语句都是用的阻塞赋值。

非阻塞赋值

非阻塞赋值属于并行执行语句，即下一条语句的执行和当前语句的执行是同时进行的，它不会阻塞位于同一个语句块中后面语句的执行。

非阻塞赋值语句使用小于等于号 <= 作为赋值符。