aijianting4083-CSDN博客

转载 ModelSim中Altera仿真库的添加

转自：ModelSim中Altera仿真库的添加最近，做一个IP核的调试，但是里面调用了Altera的syncram，这样ModelSim就不能直接进行仿真，而QuartusII又不支持Tesbbench的仿真，所以为了在ModelSim中仿真就必须将Altera的这些仿真库添加到ModelSim中。通常，在ModelSim中进行仿真需要加入Quartus提供的仿真库，原因是下面...

2012-04-13 22:03:00 669

转载吸电流、拉电流、灌电流、上下拉电阻、高阻态

吸电流、拉电流输出、灌电流输出拉即泄，主动输出电流，从输出口输出电流；灌即充，被动输入电流，从输出端口流入；吸则是主动吸入电流，从输入端口流入。吸电流和灌电流就是从芯片外电路通过引脚流入芯片内的电流；区别在于吸收电流是主动的，从芯片输入端流入的叫吸收电流。灌入电流是被动的，从输出端流入的叫灌入电流；拉电流是数字电路输出高电平给负载提供的输出电流，灌电流时输出低电平是...

2012-03-21 20:36:00 188

转载静态时序分析SAT

1. 背景静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，给出正确是时序报告。　　进行静态时序分析，主要目的就是为了提高系统工作主频以及增加系统的稳定性。对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。2...

2012-03-07 20:14:00 640

转载数字电路读“时序图”

先说说时序图的规则: 时序图从上到下看、从左到右看。注意事项：1、注意时间轴，如果没有标明（其实大部分也都是不标明的），那么从左往右的方向为时间正向轴，即时间在增长。2、看懂时序图的一些常识： (1)时序图最左边一般是某一根引脚的标识，表示此行图线体现该引脚的变化，如RS、R/W、E、DB0~DB7四类引脚的时序变化。 (2)有线交叉状的部分，表示电平在变化...

2012-03-07 15:03:00 3778

转载关于FPGA内部双口RAM的时序总结：

关于FPGA内部双口RAM的时序总结：1）存储时，双口ram的存储是在写时钟的上升沿到来时完成的，因此要在写时钟的上升沿到来时，数据跟写地址都已经是个稳定的状态，这样才能保证数据的正确存储。2）读数据时，双口ram的读取实在读时钟的上升沿到来时完成的，因此要在读时钟的上升沿到来时，读地址已经处于稳定的状态，这样才能保证读到的数是相应地址内的数据，数据在读时钟的上升沿到来后输...

2012-02-27 19:39:00 1795

转载 MIPS指令特点

MIPS指令特点： 1、所有指令都是32位编码； 2、有些指令有26位供目标地址编码；有些则只有16位。因此要想加载任何一个32位值，就得用两个加载指令。16位的目标地址意味着，指令的跳转或子函数的位置必须在64K以内（上下32K）； 3、所有的动作原理上要求必须在1个时钟周期内完成，一个动作一个阶段； 4、有32个通用寄存器，每个寄存器32位（对32位机）或64位（对64位机）； 5、...

2012-02-23 14:08:00 1174

转载计算机内部的8位二进制数码，可以以不同的形式，代表各种数字

计算机内部的8位二进制数码，可以以不同的形式，代表各种数字...―――――――――――――――――――――――――――――――――――――――――――　　　二进制数码　　　｜　无符号数　　　原码　　　　反码　　　　补码　　　　移码―――――――――――＋―――――――――――――――――――――――――――――――　００００　００００　｜　　　０　　　　＋０　　　　＋０　　　　　０　　　...

2012-02-21 15:15:00 652

转载 verilog-2001 向量部分选择

rt，什么是向量部分选择呢？verilog-2001 LRM中有这么一句话：对于a[8*i+:8]，this is the so-called "Indexed vector part selects" 。在Verilog-1995中，可以选择向量的任一位输出，也可以选择向量的连续几位输出，不过此时连续几位的始末数值的index需要是常量。vect[msb_expr ...

2012-02-20 10:57:00 344