HDLBits例题（1）：Getting Started

Step one

信号持续输出高电平（1）。

module top_module( output one );

// Insert your code here
    assign one = 1'b1; // 用assign来连接输出与输入

endmodule

Zero

信号持续输出低电平（0）。

module top_module(
    output zero
);// Module body starts after semicolon

    assign zero = 1'b0;

endmodule

下面为两种不同的模块(module)定义风格：两种风格是等效的，并没有本质上的区别。

// Verilog-1995 syntax
module top_module(
    zero
);

    output zero;

endmodule

// Verilog-2001 ANSI-style
module top_module(
    output zero
);

endmodule