二、Vectors
Vector0
Verilog中的Vector(这里翻译成向量,感觉比数组更切合)与C语言的数组功能很像,可以使用一个变量名来存储多个类型相同的变量。
wire [99:0] my_vector; // 声明一个含有100个wire类型的元素的向量,声明向量时只需要在类型后面加一个范围即可[right:left],所含元素个数为(|right-left|+1)
wire [0:99] my_vector; // 这种声明也是对的,不过它的最高位为my_vector[0]
assign out = my_vector[10]; // 使用向量中的一个元素,只需要在变量名后面声明要使用的元素的编号即可,注意与大多数语言一样,Verilog也是从0开始编号的
wire [3:0] my_vcetor;
wire [4:1] out;
assign out = my_vector[2:1]; // 使用多个元素,这里为2个(2-1+1)
// out必须声明为向量,且wire [right:left] out; (right-left)+1≥2
// right和left可省略其中一个或均省略
assign out = my_vector[2:]; // 等价于 assign out[3:1] = my_vector[2:0];
assign out = my_vector[:1]; // 等价于 assign out[3:1] = my_vector[3:1];
assign out = my_vector[:]; // 等价于 assign out[4:1] = my_vector[3:0];
// 等价于 assign out = my_vector;
// 另一种使用多元素的方法
wire [0:3] my_vcetor;
wire [1:4] out;
assign out = my_vector[1:3]; // my_vector和out的声明中,都必须right<left
练习
module top_module (
input wire [2:0] vec,
output wire [2:0] outv,
output wire o2,
output wire o1,
output wire o0 ); // Module body starts after module declaration
assign outv = vec;
assign o0 = vec[0];