HDLBits例题（4）:Verilog Language

最新推荐文章于 2023-06-21 09:01:06 发布

AlianHN

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文章标签： fpga开发 Powered by 金山文档

本文链接：https://blog.csdn.net/alianhn/article/details/128808585

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本文探讨Verilog中的模块层次设计，包括位置实例化、名字实例化以及如何用多个模块构建更复杂的逻辑，如加法器、触发器和选择器。详细介绍了Module pos、name、shift、add、fadd、cseladd和addsub等模块的实现和应用。

摘要由CSDN通过智能技术生成

三、Modules: Hierarchy

Module

给定mod_a的声明如下

在top_module中使用mod_a

Verilog语言中，有2种方式可以在一个模块(module)中使用另一个模块

// 1。通过位置，这种方式要求对应信号的位置一定要相同
mod_a instance1 ( wa, wb, wc );

// 2.通过名字，这种方式的好处是当mod_a中信号定义的位置改变时，实例化的代码不需改变
// 注意“.”符号
mod_a instance2 ( .out(wc), .in1(wa), .in2(wb) );

练习：在top_module中使用mod_a

module top_module ( input a, input b, output out );
    
    // 方法1：通过位置来实例化
    // mod_a instance1(a,b,out);
    
    // 方法2：通过位置来实例化
    mod_a instance2(
        .in1(a),
        .out(out),
        .in2(b)
    );

endmodule