FPGA原理与结构（5）——移位寄存器（Shift Registers）

已于 2023-12-15 11:22:19 修改
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分类专栏： FPGA原理与结构 文章标签： fpga开发 fpga 硬件架构
于 2023-08-13 16:02:08 首次发布
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系列文章目录：FPGA原理与结构（0）——目录与传送门

目录

一、移位寄存器概述

1、基本概念     

2、LUT实现移位寄存器

3、移位寄存器的应用

4、移位寄存器的功能

5、移位寄存器结构

6、移位寄存器级连

二、移位寄存器数据流

1、动态读操作（移位长度不固定）

2、静态读操作（移位长度固定）

三、移位寄存器例化

1、原语例化

2、vivado推断

2.1采用命令

2.2推断

一、移位寄存器概述

1、基本概念     

        在数字电路中，用于存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储一位二进制数据，N个触发器构成的寄存器就可以存放N位二进制数据。根据寄存器的功能，可以分成：基本寄存器和移位寄存器。

        移位寄存器中的数据可以在移位脉冲（时钟信号）作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十

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（2）而对于有符号型值，算术左移等同于逻辑左移，算术右移补的是符号位，正数补0，负数补1。通过这个简单的例子其实可以明白，移位就是将一个数据整体移动的过程。循环移动就像头尾相接的贪吃蛇，不断移动的同时头尾位置是相接的。移位寄存器可以实现串串、串并、并并及并串的四种输入输出方式，具体的串并转换就是串入并出、并入串出两类的移位寄存器。移位寄存器是一种基础的电路设计，可以实现数据的左右移动、双向移动、串并转换等功能，在设计中是非常常见的。而如果不是循环移位的情况下，移位又分成了算数移位与逻辑移位。
时序逻辑-位移寄存器
GuoFengZhuo
08-20 2683
在数字电路的设计中，移位寄存器是关键的时序逻辑组件。其功能是在在每个时钟脉冲的激发下，将输入数据向输出端逐步移动，这正是它们名称的由来。移位寄存器由一系列单比特的”D型触发器“组成，每个触发器负责存储一个数据位（逻辑0或1）。这些触发器以串联方式连接，实现数据的连续移位。位移寄存器的结构与功能移位寄存器的数据输入和输出有串行和并行两种模式。串行模式下，数据位逐个从一端输入或输出；而并行模式下，所有数据位可同时输入或输出。
7系列 之 移位寄存器（Shift Registers）
扶桑树下、拂晓之时
10-26 1315
基于Xilinx的7系列FPGA，在通过文档《ug474_7Series_CLB.pdf》学习7系列CLB过程中，对7系列CLB中的移位寄存器（Shift Registers）进行展开学习，遂就有了此文。
基于FPGA的移位寄存器
luoai_2666的博客
05-15 4384
每来一个clk上升沿，触发器的状态就右移1位。 Verilog实现 串进并出，向高位移(左移，先进来的在高位) clk din dout 1 1 0001 2 2 0012 3 3 0123 4 4 1234 分析：每次din都给dout的最后一位；每次将...
基于FPGA的移位寄存器实现
06-19
用verilog编写实现移位寄存器的功能并在开发板上显示。
fpga学习——移位寄存器
qq_44982210的博客
06-07 1084
fpga学习——移位寄存器
移位寄存器
m0_66619666的博客
08-07 2176
这里可以使用Shift_register的ip核来实现功能In[7:0]是从rom中读出的数据，用一个计数器作为rom的地址，每次地址加1，将移位寄存器比作“fifo”在计数器记到16时，in[7:0]当前数据为地址16的数据此时在Shiftout0[7:0]输出该数据，在Shiftout1[7:0]输出地址为8的数据，Shiftout2[7:0]输出地址为0的数据。在后续计数会依次输出1、9、17地址上的数据，直到扫描完整个rom。
FPGA中的移位寄存器设计与实现
weixin_29935511的博客
09-01 2326
本文还有配套的精品资源，点击获取 简介：FPGA是可配置的集成电路，其中寄存器是存储单元。本文深入探讨了在赛灵思FPGA平台上实现移位寄存器的设计，包括逻辑设计、硬件描述语言编程、仿真验证、综合实现及调试过程。移位寄存器在数字信号处理、串行通信和数据并行化等领域有着广泛应用。通过实例讲解，本主题意在提供对移位寄存器全面理解，以及在FPGA设计中如何有效应用。 1....
FPGA序列发生器01011（移位寄存器）
11-23
FPGA序列发生器01011,移位寄存器实现，包含原理图、波形仿真文件
移位寄存器的工作原理
03-05
移位寄存器的工作原理，详细说明，原理图
32位桶式移位寄存器的FPGA实现
07-24
基于fpga的32位桶式移位寄存器实现，参考文档《三十位桶式移位寄存器的FPGA实现--杜慧敏》
FPGA实现序列检测器两种实现方式（状态机+移位寄存器）
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FPGA实现序列检测器两种实现方式（状态机+移位寄存器）（绝对有用）
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翻译：XILINX文档ug474_7Series_CLB——Ch2.6 Shift Registers
FPGA原理与结构（0）——目录与传送门
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FPGA的设计和软件设计不同，我们所设计的RTL代码最终还是要落实到硬件底层来进行实例化，因此理解硬件底层的内容是很有意义的。
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apple_53311083的博客
08-15 6444
FPGA中的CLB，CLB简介，CLB组成，CLB在FPGA中的分布，LUT,MUX,CARRY,FF在FPGA中的介绍，FPGA原理与结构
HDLbits笔记-Shift Registers
小虎哥的博客
04-13 593
4-bit shift register 题目：设计一个4-bit移位寄存器（右移），采用异步复位，同步load,enable模式。 （1）复位后，移位寄存器输出0； （2）load为高电平，将data[3:0]数据load进移位寄存器； （3）ena为高电平，移位寄存器右移一位； （4）q作为移位寄存器的输出； 如果load和ena信号同时有效，load信号优先级较高。 module top_module( input clk, input areset, // async active
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CPU寄存器组是CPU中的一个重要组成部分，它用于存储CPU中的数据和指令。在VHDL语言中实现CPU寄存器组的设计，需要按照以下步骤进行： 1. 定义寄存器组的输入输出端口，包括数据输入端口、地址输入端口、读写控制端口和数据输出端口等。 2. 建立寄存器组的存储单元，每个存储单元可以用一个D触发器来实现。在VHDL中可以使用“process”语句来实现存储单元的逻辑功能。 3. 编写读写控制逻辑，根据读写控制信号的不同，将数据写入到指定的存储单元中或从指定的存储单元中读取数据。在VHDL中可以使用“if-else”语句或“case”语句来实现读写控制逻辑。 4. 将所有的存储单元按照地址进行编址，形成一个寄存器组。在VHDL中可以使用数组来实现寄存器组的编址。 5. 对寄存器组进行仿真测试，验证其功能是否正确。 下面是一个使用VHDL语言实现CPU寄存器组的示例代码： ``` entity register_file is port ( clk : in std_logic; reset : in std_logic; reg_wen : in std_logic; reg_addr: in std_logic_vector(4 downto 0); reg_data_in : in std_logic_vector(31 downto 0); reg_data_out: out std_logic_vector(31 downto 0) ); end entity register_file; architecture rtl of register_file is type register_array is array(0 to 31) of std_logic_vector(31 downto 0); signal registers : register_array; begin process(clk, reset) begin if reset = '1' then for i in 0 to 31 loop registers(i) <= (others => '0'); end loop; elsif rising_edge(clk) then if reg_wen = '1' then registers(to_integer(unsigned(reg_addr))) <= reg_data_in; end if; end if; end process; reg_data_out <= registers(to_integer(unsigned(reg_addr))); end architecture rtl; ``` 在上面的示例代码中，我们使用了一个数组来实现寄存器组的编址，每个存储单元使用了一个32位的向量来实现。在process语句中，我们实现了存储单元的逻辑功能，当reg_wen为1时，将reg_data_in写入到指定的存储单元中；当reg_wen为0时，则从指定的存储单元中读取数据，并将其输出到reg_data_out端口中。
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