Aramis_的博客

加法：sub = 32’h0000_0000即可，正常的两个16全加器联合用做32位全加器。整个加法-减法器包含了两个16位全加器以及一个异或门实现a+b和a-b功能。图片截取自HDLbits的作业题目“adder-subtractor”。最终共同完成对b的相反数的补码做加法，即对b的减法。减法：当sub为1‘b时，对进行异或操作,即。

（1）在编写时序逻辑的代码时采用非阻塞赋值的方式（2）使用 always 块来编写组合逻辑的代码时要用阻塞赋值的方式（3）在同一个 always 块中不要既要用非阻塞赋值又用阻塞方式赋值（4）虽然锁存器电路建模是不推荐的，但是如果使用到要采用非阻塞赋值的方式。（5）一个 always 块只一个变量进行赋值。

对于简单的组合逻辑电路的仿真，更像是编写一个没有输入输出的verilog文件来产生一些激励源，其中，会用到一些系统函数比如打印信息使用的$monitor,从上到下的设计中，可以调用子模块来构成更大的模块，其中，可以通过wire语句定义连线，还要注意整个项目文件的头模块实体是哪个。在同步电路中，是不希望产生Latch的，会让静态逻辑分析变得复杂。这里直接参考这位博主的文章，能够加深对$time的函数理解。例如下面的运行快，在每一次。

因此只需要描述一个模块，将按键控制的引脚端口直接传给LED引脚端口就可以实现，保持按下按键就点亮LED，抬起就熄灭LED。在设置好quarts和modelsim的联动后，设置好编译启动“RTL simulation”，选择tb_led.v文件，设置仿真时间，仿真文件存放位置，自动打开modelsim，modelsim编译后，进行仿真，得到时序图，确认时序图是否符合设计逻辑。首先，在quarts||中创建工程，导入写好的led.v文件，先进行编译，查看是否有编译错误。

本专栏记录博主跟随野火教程学习FPGA的过程，内容为教学内容的笔记与自己的学习总结。野火FPGA教程。