MAX_II EPM1270 CPLD开发板用Verilog语言实现定时器报警

林ღ 璐

已于 2022-05-13 22:32:09 修改

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文章标签： fpga开发

于 2022-05-13 22:28:07 首次发布

本文链接：https://blog.csdn.net/asadsadsasdas/article/details/124761110

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本文介绍了如何在MAX_II EPM1270 CPLD开发板上，使用Verilog语言设计一个具有两位数倒计时、按键设置定时值和声音报警功能的定时器。通过Quartus II软件在Windows10环境下进行开发，详细解析了代码逻辑，包括分频、计算模块、蜂鸣器模块和数字显示模块的设计，实现了定时器报警功能。

摘要由CSDN通过智能技术生成

硬件环境：MAX_II EPM1270 CPLD开发板

软件环境：Quartus II 、Windows10.

定时器报警

1、两位数倒计时、并显示

2、按键设置定时值

3、声音报警

module shumaguan(clk_50M,rst,key,led_bit,dataout,out);

input clk_50M,rst;      //系统时钟50M输入 从12脚输入?
input[3:0] key;
output [7:0] dataout;   //我们这里用数码管，
output [7:0] led_bit=8'b1111_1111;         //一位数码管的位选择
output	out;

reg [7:0]  dataout;
reg [7:0]  led_bit=8'b1111_1111;  
reg [27:0] count; //分频计数器
reg [16:0] cnt_t;
reg [8:0]  num=60;
reg flag= 1;
reg cnt_ls;
reg [3:0] single,ten;
reg out;
parameter LED_TIME=50_000_000;

//分频计数器
always @ ( posedge clk_50M )
 begin
 if (count >= LED_TIME)begin
	cnt_ls <= 1'b1;
	count <= 0;end
 else begin
	count<=count+1;  //计数器自加
	cnt_ls <= 1'b0;end
 end

always @ ( posedge clk_50M or negedge rst or negedge key[0] or negedge key[1])begin
	if(!rst)