verilog中always电平敏感信号

敏感信号列表出现在always块中，其典型行为级的含义为：

只要敏感信号列表内的信号发生电平变化，则always模块中的语句就执行一次，因此设计人员必须将所有的输入信号和条件判断信号都列在信号列表中。

有时不完整的信号列表会造成不同的仿真和综合结果，因此需要保证敏感信号的完备性。

在实际的PLD 器件开发中，EDA 工具都会默认将所有的输入信号和条件判断语句作为触发信号，增减敏感信号列表中的信号不会对最终的执行结果产生影响，因此如果期望在设计中通过修改敏感信号来得到不同的逻辑，那就大错特错了。

当敏感信号不完备时，会使得仿真结果不一样，这是因为仿真器在工作时不会自动补充敏感信号表。

如果缺少信号，则无法触发和该信号相关的仿真进程，也就得不到正确的仿真结果。